JP2869664B2 - 電流増幅器 - Google Patents

電流増幅器

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JP2869664B2
JP2869664B2 JP2060125A JP6012590A JP2869664B2 JP 2869664 B2 JP2869664 B2 JP 2869664B2 JP 2060125 A JP2060125 A JP 2060125A JP 6012590 A JP6012590 A JP 6012590A JP 2869664 B2 JP2869664 B2 JP 2869664B2
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    • H03F3/34—Dc amplifiers in which all stages are dc-coupled
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    • H03F3/30—Single-ended push-pull [SEPP] amplifiers; Phase-splitters therefor
    • H03F3/3066—Single-ended push-pull [SEPP] amplifiers; Phase-splitters therefor the collectors of complementary power transistors being connected to the output
    • H03F3/3067—Single-ended push-pull [SEPP] amplifiers; Phase-splitters therefor the collectors of complementary power transistors being connected to the output with asymmetrical driving of the end stage

Description

【発明の詳細な説明】 （産業上の利用分野） 本発明は、入力電流を受ける入力端子と、第１及び第
２出力電流をそれぞれ生じる第１及び第２出力端子と、
コレクタ−エミッタ通路が前記の第１出力端子及び前記
の入力端子間に配置され、ベースがバイアス電圧を受け
るためにバイアス電圧端子に結合された第１トランジス
タと、入力端子、出力端子及び共通端子を有する第１電
流ミラー回路とを具える電流増幅器であって、前記の第
１電流ミラー回路の入力端子は電流増幅器の入力端子に
結合され、前記の第１電流ミラー回路の出力端子は電流
増幅器の第２出力端子に結合され、前記の第１電流ミラ
ー回路の共通端子は電源端子に結合され、前記の第１電
流ミラー回路の入力端子は少なくとも２つの直列接続半
導体接合により前記の共通端子に結合されている当該電
流増幅器に関するものである。
（従来の技術） このような電流増幅器は欧州特許第EP0,055,724号の
第２図に開示されており既知である。この既知の電流増
幅器では、この電流増幅器の入力端子に供給される入力
電流が２部分に分岐される。第１の部分は第１トランジ
スタのエミッタ−コレクタ通路を経て第１出力端子に流
れる。第２の部分は第１電流ミラー回路の入力端子に流
れる。第１電流ミラー回路の出力端子は電流増幅器の第
２出力端子に結合されている。電流増幅器の第１及び第
２出力電流を得るために出力端子には適切な負荷が接続
される。入力電流が零の場合、第１及び第２出力端子を
流れる零入力電流の大きさは、第１トランジスタのベー
スに結合されたバイアス電圧端子におけるバイアス電圧
と、第１電流ミラー回路の電流伝達比とによって決定さ
れる。第１トランジスタのエミッタライン及び第１電流
ミラー回路の直列接続半導体接合は抵抗を有している。
（発明が解決しようとする課題） しかしこれらの抵抗は第１及び第２出力電流のスイン
グを制限する。増大する正の入力電流が電流増幅器の入
力端子に供給されると、直列接続された半導体接合中の
抵抗の両端間の電圧降下が増大する結果としてこの電流
増幅器の入力端子における電圧が増大する。第１トラン
ジスタのベースにおけるバイアス電圧は一定である為、
電流増幅器の入力端子における電圧の増大により第１ト
ランジスタを流れる電流を減少させる。入力電流がある
特定の値である場合、第１トランジスタを流れる電流、
従って電流増幅器の第１出力電流は零となる。これとは
逆に、入力電流が負で増大する場合には、電流増幅器の
入力端子における電圧は第１トランジスタのエミッタラ
インにおける抵抗の両端間の電圧降下が増大する結果と
して減少する。結果、電流増幅器の入力端子における電
圧減少により第１電流ミラー回路の直列接続半導体接合
をターン・オフさせ、電流増幅器の第２出力電流が零と
なる。第１及び第２出力電流のスイングは前記の抵抗の
値を減少させるか或いはこれらの抵抗を短絡させること
により増大する。抵抗を完全に短絡させると出力スイン
グが最大となるも、この場合第１トランジスタのエミッ
タ及び第１電流ミラー回路の入力端に分岐される入力電
流部分は互いに等しくならない。その結果、入力電流の
変化に応答する電流増幅器の第１出力電流における相対
電流変化は電流増幅器の第２出力電流における相対電流
変化よりも可成り大きくなる。適切な駆動を行なう場合
には、第１トランジスタの遷移周波数が小電流に対し減
少するという理由で第１出力電流の帯域幅を減少せしめ
る程度に第１出力電流の最小値が減少するおそれがあ
る。この帯域幅の減少の結果第１出力電流に生じる信号
歪が第１出力電流の有効スイングを制限し、従って電流
増幅器全体の出力スイングを制限する。
本発明の目的は、出力電流スイングを改善した前述し
た種類の電流増幅器を提供せんとするにある。
（課題を解決するための手段） 本発明は入力電流を受ける入力端子と、第１及び第２
出力電流をそれぞれ生じる第１及び第２出力端子と、コ
レクタ−エミッタ通路が前記の第１出力端子及び前記の
入力端子間に配置され、ベースがバイアス電圧を受ける
ためにバイアス電圧端子に結合された第１トランジスタ
と、入力端子、出力端子及び共通端子を有する第１電流
ミラー回路とを具える電流増幅器であって、前記の第１
電流ミラー回路の入力端子は電流増幅器の入力端子に結
合され、前記の第１電流ミラー回路の出力端子は電流増
幅器の第２出力端子に結合され、前記の第１電流ミラー
回路の共通端子は電源端子に結合され、前記の第１電流
ミラー回路の入力端子は少なくとも２つの直列接続半導
体接合により前記の共通端子に結合されている当該電流
増幅器において、前記の第１トランジスタのエミッタと
電流増幅器の入力端子との間に、ある個数の直列接続半
導体接合が配置され、この個数は第１電流ミラー回路の
入力端子と前記の共通端子との間の直列接続半導体接合
の個数よりも１だけ少ない数としたことを特徴とする。
ダイオード接続されたトランジスタのベース−エミッ
タ接合とするのが適した半導体接合を第１トランジスタ
のエミッタライン中に配置することにより、電流増幅器
の第１及び第２出力電流の瞬時値の積がほぼ一定値に保
たれる。従って、第１出力電流の相対電流変化は第２出
力電流の相対電流変化に応じた良好なものとなる。この
場合双方の出力電流の帯域幅及び信号歪は同等なものと
なる。従って、本発明による電流増幅器の入力端子に
は、第１及び第２出力電流を歪ませることなく従来の電
流増幅器に比べ大きな電流を供給しうる。
第１電流ミラー回路は電流増幅器に課せられた条件に
応じた種々の方法で構成しうる。本発明による電流増幅
器の一実施態様では、第１電流ミラー回路の入力端子が
第２トランジスタのベース−エミッタ接合とダイオード
接続された第３トランジスタのコレクタ／エミッタ通路
との直列回路を経て前記の共通端子に結合さているとと
もに第４トランジスタのコレクタ−エミッタ通路を経て
前記の共通端子に結合され、前記の第４トランジスタの
ベースは前記の第３トランジスタのベースに結合され、
前記の第１電流ミラー回路の出力端子は前記の第２トラ
ンジスタのコレクタに結合され、前記の第１トランジス
タのエミッタはダイオード接続された第５トランジスタ
のベース−エミッタ接合を経て電流増幅器の入力端子に
結合されているようにする。
第２、第３及び第４トランジスタは、満足な高周波特
性を有し、且つ電流増幅器に用いるのに極めて適するの
に充分正確な電流ミラー回路を構成する。
本発明による電流増幅器の他の実施態様では、第１電
流増幅器の第１及び第２出力端子が第２電流ミラー回路
の入力端子及び出力端子にそれぞれ結合されているよう
にする。
第２電流ミラー回路を加えることにより、第１及び第
２電流ミラー回路が同じ電流伝達比を有する場合に第２
出力端子に得られる差電流が入力電流に直線的に比例す
るようになる。
第１トランジスタのベースにおけるバイアス電圧は第
１及び第２出力端子における零入力電流を決定する。バ
イアス電圧源は、ベース共通回路で動作する第１トラン
ジスタの高周波特性が悪影響を受けないようにするため
にこの第１トランジスタのベースにおける交流インピー
ダンスを最小にする必要がある。この目的のために本発
明による電流増幅器の他の一実施態様では、この電流増
幅器が更にバイアス電圧源を具え、このバイアス電圧源
は、前記のバイアス電圧端子に結合された入力端子と、
出力端子と、前記の電源端子に結合された共通端子とを
有する第３電流ミラー回路と、エミッタが前記のバイア
ス電圧端子に結合され、ベースが電流源及び前記の第３
電流ミラー回路の出力端子に結合れた第６トランジスタ
とを具え、前記の第３電流ミラー回路ではこの第３電流
ミラー回路の入力端子と前記の共通端子との間で、ある
個数の半導体接合が直列に配置され、この個数は前記の
バイアス電圧端子と電流増幅器の入力端子との間の半導
体接合の個数と、前記の電源端子と電流増幅器の入力端
子との間の半導体接合の個数との合計に等しくする。
第３電流ミラー回路の入力端子に流れる電流は電流源
からの電流に比例する。電源端子とバイアス電圧端子と
の間のベース−エミッタ接合の個数はバイアス電圧源と
電流増幅器とにおいて互いに同じである為、第１及び第
２出力電流における零入力電流も電流源からの電流に比
例する。バイアス電圧端子における出力インピーダンス
は低い。その理由は、第６トランジスタのエミッタにお
ける電圧変化が第６トランジスタのベースにおける逆方
向の電圧変化によって第３電流ミラー回路を介して相殺
される為である。
（実施例） 以下図面につき説明するに、第１図に本発明による電
流増幅器の第１実施例の回路図を示す。トランジスタT5
及びT1のコレクタ−エミッタ通路の直列回路は入力端子
１を電流増幅器の第１出力端子２に接続する。トランジ
スタT5はそのコレクタをベースに接続することによりダ
イオードとして接続されている。トランジスタT1のベー
スはバイアス電圧端子３に結合され、このバイアス電圧
端子はバイアス電圧源４に接続されている。入力端子１
は第１電流ミラー回路６の入力端子５にも結合され、こ
の第１電流ミラー回路６の出力端子７は電流増幅器の第
２出力端子８に結合されている。第１電流ミラー回路６
はトランジスタT2,T3及びT4を有している。トランジス
タT2及びT3のコレクタ−エミッタ通路は第１電流ミラー
回路６の出力端子７と電源端子９との間に直列に配置さ
れている。トランジスタT2のベースは第１電流ミラー回
路６の入力端子５に接続されている。トランジスタT3の
コレクタ及びベースは相互接続され、且つトランジスタ
T4のベースにも接続され、トランジスタT4のベース−エ
ミッタ接合はトランジスタT3のベース−エミッタ接合と
並列に配置されている。トランジスタT4のコレクタは第
１電流ミラー回路６の入力端子５に接続されている。ト
ランジスタT3及びT4のエミッタ面積間の比はn:1であ
り、これにより電流ミラー回路６の電流伝達比を規定す
る。この電流伝達比は電流ミラー回路６の出力端子７に
おける電流と入力端子５における電流との間の比であ
る。トランジスタT1及びT5のエミッタ面積は等しく選択
する。トランジスタT2及びT3のエミッタ面積も同様とす
る。
入力電流Iinは電流増幅器の入力端子１に供給され、
トランジスタT5及びT1を介して電流増幅器の出力端子２
に与えられる電流Iout1と、電流ミラー回路６の入力端
子５に与えられる電流Imとに分割される。電流Imは電流
ミラー回路６の出力端子７にｎ倍の電流を生ぜしめ、こ
の電流が電流増幅器の出力端子８を流れる。この場合以
下の関係式が成立する。
Iout2＝ｎ・Im ……（１） Iin ＝Im−Iout1 ……（２） 入力電流Iinが零の場合、出力端子２及び８に流れる
零入力電流の大きさはバイアス電圧源４から生ぜしめら
れるバイアス電圧Vbiasに依存する。Iout1の零入力値が
Iqに等しい場合、Iout2の零入力電流はｎ・Iqに等しく
なる。
トランジスタのベース−エミッタ電圧Vbeとこのトラ
ンジスタを流れる電流Ｉとの関係は次式に示す周知のダ
イオード式によって与えられる。
Vbe＝VT・ln（I/Ic） ……（３） ここにVT及びIcは定数である。Icはトランジスタのエ
ミッタ面積に比例する飽和電流である。トランジスタT1
及びT5のベース電流を無視すると、これらトランジスタ
を流れる電流は互いに等しく、これらのベース−エミッ
タ電圧も互いに等しくなる。従って、トランジスタT2及
びT3のベース−エミッタ電圧も互いに等しくなる。トラ
ンジスタT1,T5,T2及びT3のベース−エミッタ電圧の和は
次式に示すバイアス電圧Vbiasに等しい。
Vbe1＋Vbe5＋Vbe2＋Vbe3＝Vbias ……（４） このバイアス電圧はダイオード式（３）を用いると次
式となる。
VT・｛２・ln（Iout1/Ic）＋２・ln（Iout2/n・ ・Ic）｝＝Vbias ……（５） この式（５）から次式（６）が得られる。
Iout1・Iout2＝Ｃ ……（６） ここにＣは入力電流Iinが零であると過程することに
より計算しうる定数である。この場合Iout1＝Iq及びI
out2＝ｎ・Iqである為次式（７）が得られる。
Iout1・Iout2＝ｎ・Iq・Iq ……（７） 従って、電流増幅器の出力電流の積は一定である。例
えば、Iout1が10倍になるとIout2が10分の１となり、I
out1が10分の１になると、Iout2が10倍となる。例え
ば、電流ミラー回路６の電流伝達比がｎ＝３であり、バ
イアス電圧VbiasはIout1における零入力電流Iqが1mAと
なるように選択されているものとする。この場合、I
out2における零入力電流は3mAである。更に、入力電流I
inが電流増幅器に流れ、この入力電流の値は、Iout2が
その零入力電流の10倍、すなわち30mAとなるような値を
有しているものとする。この場合式（７）から明らかな
ように、Iout1はその零入力電流の10分の１、すなわち
0.1mAとなる。入力電流Iinは式（１）及び（２）により
計算でき、9.9mAとなる。同様な、しかしIout2の零入力
電流の10分の１、すなわち0.3mAであるIout2を生ぜしめ
る逆方向に向かう入力電流Iinに対する式により、電流I
out1に対し10mAの値及び電流Iinに対し−9.9mAの値をも
たらす。
ダイオード接続したトランジスタT5の重要性は式
（４），（５），（６）及び（７）においてVbe5を除外
することにより理解しうる。Iout1とIout2の二乗との積
は次式に示すように一定となる。
Iout1・Iout2・Iout2＝Ｋ＝ｎ・ｎ・Iq・Iq・Iq ……（８） ここにＫは定数である。ここでIout2を10倍にする
と、Iout1は100分の１に減少する。Iout2が30mAに増大
する場合、Iout1は約10mAの入力電流Iinに対し0.01mAに
減少する。−10mAの逆に向う入力電流Iinは約10mAの電
流Iout1と約0.95mAの電流Iout2とを生ぜしめる。トラン
ジスタT5が無い場合、本例では約＋10mAであるIinの特
有の変化によりIout1の電流変化をIout2の電流変化より
も可成り大きくする。トランジスタT5が無い場合でIin
における等しい入力電流状態に対するIout1の最小電流
はトランジスタT5が存在する場合よりも可成り小さく
（本例では約10分の１に）なる。Iout2の最小値の変化
分は可成り小さく（本例では約３分の１に）なる。トラ
ンジスタT1を流れる最小電流はトランジスタT2及びT3を
流れる最小電流に比べて、トランジスタT1のコレクタ電
流が減少する結果としての遷移周波数の減少が出力電流
Iout1で明らかとなる程度に小さくなる。出力電流Iout1
の帯域幅は減少し、これにより信号歪みを生ぜしめる
も、出力電流Iout2の場合にはこのようにならない。
ダイオード接続トランジスタT5を加えることによりト
ランジスタT1における相対電流変化は可成り小さくな
り、トランジスタT2及びT3における相対電流変化と良好
に適合したものとなる。この場合、極値と零入力値との
間の比は双方の出力電流において同じとなり、従ってこ
れら出力電流が同様な高周波信号特性を呈するようにも
なる。他の点に関しては、入力電流状態が同じ場合、出
力電流Iout1の歪みが小さくなる。しかし、Iout1におけ
る高周波信号歪みを同じに保つ場合には、電流増幅器の
電流消費量を減少せしめるために零入力電流Iqを減少せ
しめることもできる。
第２図は本発明による電流増幅器の第２実施例を示
す。この第２図で第１図と対応する部分に第１図と同じ
符号を付した。この第２図の電流増幅器は、第１図の電
流増幅器の出力端子２及び８にいかなる任意の型ともし
うる第２電流ミラー回路20を結合したものである。この
第２電流ミラー回路20の入力端子21は出力端子２に結合
され、第２電流ミラー回路の出力端子22は出力端子８に
結合されている。この結合は直接又は適切なインピーダ
ンスを介して行なうことができる。第２電流ミラー回路
20は更に、適切な電源電圧が供給される共通端子23を有
する。第２電流ミラー回路20の出力端子22に接続された
出力端子24には、この第２電流ミラー回路20の電流伝達
比を第１電流ミラー回路６の電流伝達比に等しく選択し
た場合、ｎ・Iinに等しい大きさの差電流Idが得られ
る。その理由は、差電流Idが次式を満足する為である。
Id＝ｎ・Iout1−Iout2 ……（９） この場合、式（１）を用いた式（２）により、比Id/I
inを次式で書表わすことができる。
Id/Iin＝（ｎ・Iout1−Iout2）／〔（Iout2/n）− Iout1〕＝ｎ ……（10） 第２図に示す電流増幅器は入力端子１における電流分
岐に依存しない線形電流利得Id/Iinを有する。この場合
もダイオード接続トランジスタT5がトランジスタT1にお
ける電流変化を制限し、Iout1及びｎ・Iout1における従
って差電流Idにおける帯域幅の損失を伴うことなく出力
のスイングを大きく且つ直線的とする。従って、本例の
電流増幅器は、零入力電流が小さく、出力のスイングが
大きく、帯域幅が大きなAB級電流増幅器として用いるの
に極めて適している。
第3a及び3b図はバイアス電圧源４の２例を示す。第3a
及び3b図で第１図の符号と同じ符号は第１図と同じ意味
を有する。第3a図に示す例では、トランジスタT6のエミ
ッタがバイアス電圧端子３と、トランジスタT7〜T11を
有する第３電流ミラー回路の入力端子11とに結合されて
いる。入力端子11はトランジスタT8の短絡コレクタ−ベ
ース接合に接続され、このトランジスタのベース−エミ
ッタ接合はトランジスタT7のベース−エミッタ接合と並
列に配置されている。トランジスタT7のコレクタは第３
電流ミラー回路の出力端子13に接続され、この出力端子
13はトランジスタT6のベース及び電流源14に接続されて
いる。トランジスタT6のコレクタ及び電流源14は他の電
源端子10に接続されている。トランジスタT7及びT8のエ
ミッタが結合されているノードは３つのダイオード接続
トランジスタT9,T10及びT11の回路を経て第３電流ミラ
ー回路の共通端子12に結合されている。この共通端子12
は電源端子９に接続されている。バイアス電圧端子３と
電源端子９との間のベース−エミッタ接合の個数は４で
ある。この数は第１図に示す回路におけるのと同じであ
る。このトランジスタ構造によれば、第１図に示す回路
の出力端子２及び８における零入力電流を殆ど温度に依
存しなくするとともに電流源14からの電流Ｉに比例する
ようにする。
第１図における電流増幅器のトランジスタT1はベース
共通回路で動作する。バイアス電圧端子におけるインピ
ーダンスを低くすることによりトランジスタT1の高周波
特性を促進する。従ってバイアス電圧源４の出力インピ
ーダンスはできるだけ小さくする必要がある。これは第
3a図に示す回路では、トランジスタT6のエミッタからト
ランジスタT8及びT7を経るトランジスタT6のベースへの
負帰還ループにより達成される。トランジスタT6のエミ
ッタにおける電圧が増大するとトランジスタT8のコレク
タ電流を増大させる。これによりトランジスタT7のコレ
クタ電流を増大させることによりトランジスタT6のベー
スにおける電圧を減少させ、これによりトランジスタT6
のエミッタにおける電圧増大を相殺する。
第3b図に示すバイアス電圧源４は第３図に示すものの
変形であり、対応する部分には同じ符号を付してある。
この場合、３つのダイオード接続トランジスタT9,T10及
びT11を有する回路が、トランジスタT7及びT8のエミッ
タ間の共通ノードと共通端子12との間ではなくトランジ
スタT6のエミッタとトランジスタT8のコレクタとの間に
配置されている。この回路は第3a図に示す回路と同様に
動作する。
本発明は上述した実施例に限定されず、幾多の変更を
加えうること勿論である。図示のNPNトランジスタの代
りにPNPトランジスタを用いることもできる。第１及び
２図の電流増幅器の第１電流ミラー回路６が、入力端子
５と電源端子９との間に配置されたベース−エミッタ接
合の個数が図示の２よりも多い型のものである場合、入
力端子１における電流分岐を好ましいものとするために
は同数の追加のダイオード接続トランジスタをトランジ
スタT5と直列に配置する必要がある。この場合、バイア
ス電圧端子３とバイアス電圧源４における共通端子12と
の間のダイオード接続トランジスタの個数を、バイアス
電圧源における端子３及び９間のベース−エミッタ接合
の個数が第１及び２図に示す電流増幅器におけるベース
−エミッタ接合の個数と同じになるようにする必要もあ
る。
バイアス電圧源４における第３電流ミラー回路T7〜T1
1を異なるように実現することもできる。例えば、この
第３電流ミラー回路を第１及び２図に示す第１電流ミラ
ー回路と同種類のものとすることができる。この場合、
第３電流ミラー回路の入力端子11及び共通端子12間のベ
ース−エミッタ接合の個数を一定に保っためには、ダイ
オード接続トランジスタを１つだけ少なくする必要があ
る。
トランジスタT6は複合トランジスタ、例えばダーリン
トントランジスタとすることができる。或いはまたトラ
ンジスタT6に対しユニポーラ型（FET）のトランジスタ
を用いることもできる。更に、トランジスタT6のエミッ
タとバイアス電圧端子３との間にインピーダンスを配置
することができる。
電流ミラー回路20は必ずしも電流増幅器の他の部分に
おけるのと同じ型のトランジスタを有するようにする必
要はない。例えば、MOSトランジスタを用いることもで
きる。更に、バイアス電圧源４を他のいかなる既知の方
法で形成することもできる。
【図面の簡単な説明】
第１及び２図は、本発明による電流増幅器の２つの実施
例を示す回路図、 第3a及び3b図は、本発明による電流増幅器のバイアス電
圧源の２例を示す回路図である。 １……入力端子 ２……第１出力端子 ３……バイアス電圧端子 ４……バイアス電圧源 ６……第１電流ミラー回路 ８……第２出力端子 9,10……電源端子 14……電流源 20……第２電流ミラー回路
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 昭62−214707（ＪＰ，Ａ) 特開 昭64−50603（ＪＰ，Ａ) 特開 昭51−35265（ＪＰ，Ａ) (58)調査した分野(Int.Cl.6，ＤＢ名) H03F 3/34 - 3/347

Claims (9)

    (57)【特許請求の範囲】
  1. 【請求項１】入力電流を受ける入力端子と、 第１及び第２出力電流をそれぞれ生じる第１及び第２出
    力端子と、 コレクタ−エミッタ通路が前記の第１出力端子及び前記
    の入力端子間に配置され、ベースがバイアス電圧を受け
    るためにバイアス電圧端子に結合された第１トランジス
    タと、 入力端子、出力端子及び共通端子を有する第１電流ミラ
    ー回路と を具える電流増幅器であって、前記の第１電流ミラー回
    路の入力端子は電流増幅器の入力端子に結合され、前記
    の第１電流ミラー回路の出力端子は電流増幅器の第２出
    力端子に結合され、前記の第１電流ミラー回路の共通端
    子は電源端子に結合され、前記の第１電流ミラー回路の
    入力端子は少なくとも２つの直列接続半導体接合により
    前記の共通端子に結合されている当該電流増幅器におい
    て、 前記の第１トランジスタのエミッタと電流増幅器の入力
    端子との間に、ある個数の直列接続半導体接合が配置さ
    れ、この個数は第１電流ミラー回路の入力端子と前記の
    共通端子との間の直列接続半導体接合の個数よりも１だ
    け少ない数としたことを特徴とする電流増幅器。
  2. 【請求項２】請求項１に記載の電流増幅器において、第
    １電流ミラー回路の入力端子が第２トランジスタのベー
    ス−エミッタ接合とダイオード接続された第３トランジ
    スタのコレクタ−エミッタ通路との直列回路を経て前記
    の共通端子に結合さているとともに第４トランジスタの
    コレクタ−エミッタ通路を経て前記の共通端子に結合さ
    れ、前記の第４トランジスタのベースは前記の第３トラ
    ンジスタのベースに結合され、前記の第１電流ミラー回
    路の出力端子前記のは第２トランジスタのコレクタに結
    合され、前記の第１トランジスタのエミッタはダイオー
    ド接続された第５トランジスタのベース−エミッタ接合
    を経て電流増幅器の入力端子に結合されていることを特
    徴とする電流増幅器。
  3. 【請求項３】請求項１又は２に記載の電流増幅器におい
    て、電流増幅器の第１及び第２出力端子が第２電流ミラ
    ー回路の入力端子及び出力端子にそれぞれ結合されてい
    ることを特徴とする電流増幅器。
  4. 【請求項４】請求項３に記載の電流増幅器において、第
    １及び第２電流ミラー回路の、入力端子から出力端子へ
    の電流伝達比を互いにほぼ同じとしたことを特徴とする
    電流増幅器。
  5. 【請求項５】請求項１〜４のいずれか一項に記載の電流
    増幅器において、この電流増幅器が更にバイアス電圧源
    を具え、このバイアス電圧源は、 前記のバイアス電圧端子に結合された入力端子と、出力
    端子と、前記の電源端子に結合された共通端子とを有す
    る第３電流ミラー回路と、 エミッタが前記のバイアス電圧端子に結合され、ベース
    が電流源及び前記の第３電流ミラー回路の出力端子に結
    合れた第６トランジスタと を具え、前記の第３電流ミラー回路ではこの第３電流ミ
    ラー回路の入力端子と前記の共通端子との間で、ある個
    数の半導体接合が直列に配置され、この個数は前記のバ
    イアス電圧端子と電流増幅器の入力端子との間の半導体
    接合の個数と、前記の電源端子と電流増幅器の入力端子
    との間の半導体接合の個数との合計に等しくしたことを
    特徴とする電流増幅器。
  6. 【請求項６】請求項５に記載の電流増幅器において、前
    記の第３電流ミラー回路の出力端子は第７トランジスタ
    のコレクタに結合され、この第７トランジスタのベース
    −エミッタ接合はダイオード接続された第８トランジス
    タのベース−エミッタ接合と並列に配置され、この第８
    トランジスタのコレクタは第３電流ミラー回路の入力端
    子に結合され、第７及び第８トランジスタのエミッタ相
    互間の共通ノードは第３電流ミラー回路の共通端子に結
    合されていることを特徴とする電流増幅器。
  7. 【請求項７】請求項６に記載の電流増幅器において、前
    記の共通ノードが複数個のダイオード接続トランジスタ
    の直列接続コレクタ−エミッタ通路の回路を経て第３電
    流ミラー回路の共通端子に結合されていることを特徴と
    する電流増幅器。
  8. 【請求項８】請求項６に記載の電流増幅器において、第
    ８トランジスタのコレクタが複数個のダイオード接続ト
    ランジスタの直列接続コレクタ−エミッタ通路の回路を
    経て第３電流ミラー回路の入力端子に結合されているこ
    とを特徴とする電流増幅器。
  9. 【請求項９】請求項７又は８に記載の電流増幅器におい
    て、前記の複数個が３個であることを特徴とする電流増
    幅器。
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Families Citing this family (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
FR2726137B1 (fr) * 1994-10-24 1996-12-20 Centre Nat Etd Spatiales Circuit electronique comprenant un miroir de courant integre de gain variable et procede de controle du gain d'un miroir de courant
JPH10190373A (ja) * 1996-12-20 1998-07-21 Fujitsu Ltd 増幅回路
US5892356A (en) * 1998-05-01 1999-04-06 Burr-Brown Corporation High impedance large output voltage regulated cascode current mirror structure and method
US6359511B1 (en) * 2000-05-12 2002-03-19 National Semiconductor Corporation System and method for current splitting for variable gain control
US6486735B1 (en) * 2000-05-12 2002-11-26 National Semiconductor Corporation Adaptive equalizer filter with variable gain control
EP1310042B1 (en) * 2000-08-07 2007-11-21 Nxp B.V. Noise and input impedance matched amplifier
EP1316005B1 (en) * 2000-09-01 2005-11-09 Koninklijke Philips Electronics N.V. Current mirror circuit
US20030174011A1 (en) * 2000-12-07 2003-09-18 Alechine Evgueni Sergeyevich Method of stabilization of operating conditions in electronic devices
CN100542015C (zh) * 2001-11-22 2009-09-16 Nxp股份有限公司 图像显示设备及高电压驱动器电路
EP1676362B1 (en) * 2003-10-15 2008-12-31 Nxp B.V. Electronic circuit for amplification of a bipolar signal
RU2485675C1 (ru) * 2012-02-28 2013-06-20 Федеральное государственное бюджетное образовательное учреждение высшего профессионального образования "Южно-Российский государственный университет экономики и сервиса" (ФГБОУ ВПО "ЮРГУЭС") Избирательный усилитель

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CA965159A (en) * 1970-06-30 1975-03-25 Bendix Corporation (The) Half-bridge audio amplifier
DE3025162C2 (de) * 1980-07-03 1982-04-15 TE KA DE Felten & Guilleaume Fernmeldeanlagen GmbH, 8500 Nürnberg Schaltungsanordnung zur Ableitung von Signal und Gegentaktsignal aus einem einseitigen Eingangssignal
US4485351A (en) * 1981-09-28 1984-11-27 Philips Kommunikations Industrie Ag Circuit for deriving of signals and counter cycle signals from one sided input signal
NL8400637A (nl) * 1984-02-29 1985-09-16 Philips Nv Kaskode-stroombronschakeling.
US4783602A (en) * 1987-06-26 1988-11-08 American Telephone And Telegraph Company, At&T Bell Laboratories Operational transconductance amplifier for use in sample-and-hold circuits and the like

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