JP2996551B2 - カレントミラー回路装置 - Google Patents
カレントミラー回路装置Info
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- JP2996551B2 JP2996551B2 JP3261512A JP26151291A JP2996551B2 JP 2996551 B2 JP2996551 B2 JP 2996551B2 JP 3261512 A JP3261512 A JP 3261512A JP 26151291 A JP26151291 A JP 26151291A JP 2996551 B2 JP2996551 B2 JP 2996551B2
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Description
【０００１】
【産業上の利用分野】本発明は、半導体集積装置よりな
るカレントミラー回路装置に関するものである。
るカレントミラー回路装置に関するものである。
【０００２】
【従来の技術】従来、この種のカレントミラー回路は図
２に示すような構成であった。図２において、電源端子
１と負電源（またはＧＮＤ）端子２の間に、エミッタ負
荷抵抗３1 、バイポーラ型トランジスタ４1 のエミッ
タ、さらにそのコレクタに接続される定電流源５の第１
番目の直列回路６1 が接続されている。この直列回路６
1 に並列に、エミッタ負荷抵抗３2 、バイポーラ型トラ
ンジスタ４2 のエミッタ、さらにそのコレクタに接続さ
れる出力負荷７2 の第２番目の直列回路６2 と同様な直
列回路が第ｎ番目まで複数個接続されている。そして、
カレントミラーを形成するバイポーラ型トランジスタ４
1 〜４n のベースは共通接続され、トランジスタ４1 の
ベースはそのコレクタと定電流源５の接続点に接続され
ている。また、各バイポーラ型トランジスタ４2 〜４n
のコレクタにはそれぞれカレントミラーの出力端子８2
〜８n が接続されている。
２に示すような構成であった。図２において、電源端子
１と負電源（またはＧＮＤ）端子２の間に、エミッタ負
荷抵抗３1 、バイポーラ型トランジスタ４1 のエミッ
タ、さらにそのコレクタに接続される定電流源５の第１
番目の直列回路６1 が接続されている。この直列回路６
1 に並列に、エミッタ負荷抵抗３2 、バイポーラ型トラ
ンジスタ４2 のエミッタ、さらにそのコレクタに接続さ
れる出力負荷７2 の第２番目の直列回路６2 と同様な直
列回路が第ｎ番目まで複数個接続されている。そして、
カレントミラーを形成するバイポーラ型トランジスタ４
1 〜４n のベースは共通接続され、トランジスタ４1 の
ベースはそのコレクタと定電流源５の接続点に接続され
ている。また、各バイポーラ型トランジスタ４2 〜４n
のコレクタにはそれぞれカレントミラーの出力端子８2
〜８n が接続されている。
【０００３】上記構成により、以下、その動作を説明す
る。ここで、ｎ＝２としても一般性は失われないので、
以下の説明においては、ｎ＝２とする。また、カレント
ミラーを形成するバイポーラ型トランジスタ４1 、４2
が全く同じ特性を持つと仮定する。トランジスタ４1 に
接続される定電流源５の値をｉ1 とし、トランジスタ４
2 のコレクタを流れる電流をｉ2 とすれば、電流ｉ1 、
ｉ2 の間には、（１）式が成立する。
る。ここで、ｎ＝２としても一般性は失われないので、
以下の説明においては、ｎ＝２とする。また、カレント
ミラーを形成するバイポーラ型トランジスタ４1 、４2
が全く同じ特性を持つと仮定する。トランジスタ４1 に
接続される定電流源５の値をｉ1 とし、トランジスタ４
2 のコレクタを流れる電流をｉ2 とすれば、電流ｉ1 、
ｉ2 の間には、（１）式が成立する。
【０００４】 ｉ2 ＝ｈFE／（２＋ｈFE）＊ｉ1 ＊（１＋ＶCE／ＶA ）／（１＋ＶBE／ＶA ） ・・・（１） ただし、（１）式において、ｈFEはトランジスタ４1 、
４2 の電流増幅率であり、ＶA はトランジスタ４2 のア
ーリー電圧、ＶBEはトランジスタ４1 のベース、エミッ
タ間電圧、ＶCEはトランジスタ４2 のコレクタ、エミッ
タ間電圧を示している。
４2 の電流増幅率であり、ＶA はトランジスタ４2 のア
ーリー電圧、ＶBEはトランジスタ４1 のベース、エミッ
タ間電圧、ＶCEはトランジスタ４2 のコレクタ、エミッ
タ間電圧を示している。
【０００５】（１）式において、電流ｉ2 は、出力負荷
７2 に供給されるが、出力電圧の変化により、ＶCEが変
化し、それに応じて電流ｉ2 が変化するという問題があ
る。これは、電流ｉ2 の電圧特性と言われており、この
電圧特性のために電流変換精度がとれないという問題が
発生する。
７2 に供給されるが、出力電圧の変化により、ＶCEが変
化し、それに応じて電流ｉ2 が変化するという問題があ
る。これは、電流ｉ2 の電圧特性と言われており、この
電圧特性のために電流変換精度がとれないという問題が
発生する。
【０００６】この電圧特性はカレントミラーの出力イン
ピーダンスと関係があり、出力インピーダンスが高けれ
ば、電圧特性は改善される。したがって、カレントミラ
ー回路のエミッタ負荷として挿入される抵抗３1 、３2
はかかる問題を解決しようとするものであり、これら抵
抗３1 、３2 がない場合のカレントミラーの出力インピ
ーダンスをＺ0 とすると、この出力インピーダンスＺ0
は（１）式をＶCEで微分することによって（２）式で与
えられる。
ピーダンスと関係があり、出力インピーダンスが高けれ
ば、電圧特性は改善される。したがって、カレントミラ
ー回路のエミッタ負荷として挿入される抵抗３1 、３2
はかかる問題を解決しようとするものであり、これら抵
抗３1 、３2 がない場合のカレントミラーの出力インピ
ーダンスをＺ0 とすると、この出力インピーダンスＺ0
は（１）式をＶCEで微分することによって（２）式で与
えられる。
【０００７】 Ｚ0 ＝（１＋ＶCE／ＶA ）＊ＶA ／ｉ2 ・・・（２） また、エミッタ抵抗を挿入した場合のカレントミラーの
出力インピーダンスをＺ1 とすると、この出力インピー
ダンスＺ1 は（３）式で与えられる。
出力インピーダンスをＺ1 とすると、この出力インピー
ダンスＺ1 は（３）式で与えられる。
【０００８】 Ｚ1 ＝Ｚ0 ＊（１＋ｇｍ＊Ｒ）・・・（３） ただし、（３）式において、Ｒは抵抗３1 、３2 の抵抗
値であり、ｇｍは動作点ｉ2 におけるトランジスタ４2
の相互コンダクタンスである。（３）式から判るように
出力インピーダンスは抵抗がない場合に比べて（１＋ｇ
ｍ＊Ｒ）倍高くなっており、電圧特性が改善される。
値であり、ｇｍは動作点ｉ2 におけるトランジスタ４2
の相互コンダクタンスである。（３）式から判るように
出力インピーダンスは抵抗がない場合に比べて（１＋ｇ
ｍ＊Ｒ）倍高くなっており、電圧特性が改善される。
【０００９】
【発明が解決しようとする課題】上記従来の構成におい
て、電圧特性をさらに良くするためには、抵抗値を大き
くする必要があるが、このことは、半導体集積装置にお
けるチップ面積の増大を招くという問題が生じ、また同
時に、抵抗値を大きくすることは、抵抗比のバラツキが
大きくなって電流変換精度が確保できなくなるという問
題があった。
て、電圧特性をさらに良くするためには、抵抗値を大き
くする必要があるが、このことは、半導体集積装置にお
けるチップ面積の増大を招くという問題が生じ、また同
時に、抵抗値を大きくすることは、抵抗比のバラツキが
大きくなって電流変換精度が確保できなくなるという問
題があった。
【００１０】本発明は上記従来の問題を解決するもの
で、チップ面積を小さくすることができ、かつ、電圧特
性がほとんどない電流変換精度に優れたカレントミラー
回路装置を提供することを目的とするものである。
で、チップ面積を小さくすることができ、かつ、電圧特
性がほとんどない電流変換精度に優れたカレントミラー
回路装置を提供することを目的とするものである。
【００１１】
【課題を解決するための手段】上記課題を解決するため
に本発明のカレントミラー回路装置は、複数のバイポー
ラ型トランジスタと複数のＭＯＳ型トランジスタとを同
一チップ上に集積した半導体集積回路装置よりなるカレ
ントミラー回路装置であって、前記カレントミラー回路
の一対の前記バイポーラ型トランジスタは、各ベースが
電圧一定に設定され、それぞれのエッミタ負荷としての
前記ＭＯＳ型トランジスタのゲート端子及びドレイン端
子が互いに共通に接続されて電源線に、前記ＭＯＳ型ト
ランジスタの各ソース端子が前記一対のバイポーラ型ト
ランジスタのそれぞれのエミッタに接続された構成とし
たものである。
に本発明のカレントミラー回路装置は、複数のバイポー
ラ型トランジスタと複数のＭＯＳ型トランジスタとを同
一チップ上に集積した半導体集積回路装置よりなるカレ
ントミラー回路装置であって、前記カレントミラー回路
の一対の前記バイポーラ型トランジスタは、各ベースが
電圧一定に設定され、それぞれのエッミタ負荷としての
前記ＭＯＳ型トランジスタのゲート端子及びドレイン端
子が互いに共通に接続されて電源線に、前記ＭＯＳ型ト
ランジスタの各ソース端子が前記一対のバイポーラ型ト
ランジスタのそれぞれのエミッタに接続された構成とし
たものである。
【００１２】
【作用】上記構成により、ＭＯＳ型トランジスタ群のゲ
ート端子および１個のＭＯＳ型トランジスタのドレイン
端子を共通に接続しているので、ＭＯＳ型トランジスタ
群は、常時、飽和領域で動作する。飽和領域におけるＭ
ＯＳ型トランジスタの出力インピーダンスは非常に高く
なっており、カレントミラーを構成するバイポーラ型ト
ランジスタのエミッタ端子にエミッタ負荷としてＭＯＳ
型トランジスタをそれぞれ接続することにより、バイポ
ーラ型トランジスタのエミッタ端子に等価的に高抵抗が
接続されたことになる。また、ＭＯＳ型トランジスタ群
の動作点は全く同じであることから、高抵抗の相対精度
も非常に高くなる。このように、エミッタ負荷としてＭ
ＯＳ型トランジスタを用いることで、半導体集積装置に
おけるチップ面積が小さくなり、かつ電圧特性を大幅に
改善することが可能となって電流変換精度に優れたカレ
ントミラー回路が実現可能となる。
ート端子および１個のＭＯＳ型トランジスタのドレイン
端子を共通に接続しているので、ＭＯＳ型トランジスタ
群は、常時、飽和領域で動作する。飽和領域におけるＭ
ＯＳ型トランジスタの出力インピーダンスは非常に高く
なっており、カレントミラーを構成するバイポーラ型ト
ランジスタのエミッタ端子にエミッタ負荷としてＭＯＳ
型トランジスタをそれぞれ接続することにより、バイポ
ーラ型トランジスタのエミッタ端子に等価的に高抵抗が
接続されたことになる。また、ＭＯＳ型トランジスタ群
の動作点は全く同じであることから、高抵抗の相対精度
も非常に高くなる。このように、エミッタ負荷としてＭ
ＯＳ型トランジスタを用いることで、半導体集積装置に
おけるチップ面積が小さくなり、かつ電圧特性を大幅に
改善することが可能となって電流変換精度に優れたカレ
ントミラー回路が実現可能となる。
【００１３】
【実施例】以下、本発明の一実施例について図面を参照
しながら説明する。なお、従来例と同一の作用効果を奏
するものには同一の符号を付してその説明を省略する。
しながら説明する。なお、従来例と同一の作用効果を奏
するものには同一の符号を付してその説明を省略する。
【００１４】図１は本発明の一実施例のカレントミラー
回路装置の回路図である。図１において、カレントミラ
ー回路を構成するバイポーラ型トランジスタ４1 〜４n
のエミッタのそれぞれと電源端子１の間に、ＭＯＳ型ト
ランジスタ111 〜11n をそれぞれ設け、ＭＯＳ型トラン
ジスタ111 〜11n のゲート端子および１個のＭＯＳ型ト
ランジスタ111 のドレイン端子を共通に接続する。以上
によりバイポーラ構造の素子とＣＭＯＳ構造の素子を同
一チップ上に集積した半導体集積装置よりなるカレント
ミラー回路装置が構成される。
回路装置の回路図である。図１において、カレントミラ
ー回路を構成するバイポーラ型トランジスタ４1 〜４n
のエミッタのそれぞれと電源端子１の間に、ＭＯＳ型ト
ランジスタ111 〜11n をそれぞれ設け、ＭＯＳ型トラン
ジスタ111 〜11n のゲート端子および１個のＭＯＳ型ト
ランジスタ111 のドレイン端子を共通に接続する。以上
によりバイポーラ構造の素子とＣＭＯＳ構造の素子を同
一チップ上に集積した半導体集積装置よりなるカレント
ミラー回路装置が構成される。
【００１５】上記構成により、以下、その動作を説明す
る。本説明においてはｎ＝２とする。ＭＯＳ型トランジ
スタ111 のゲート電圧ＶG 、ＭＯＳ型トランジスタ112
のドレイン電圧をＶD とする。また、ＭＯＳ型トランジ
スタ111 、112 に流れる電流をそれぞれ、ｉ8 、ｉ9 と
する。さらに、ＭＯＳ型トランジスタ群の形状、特性は
同等と仮定する。さらには、ＭＯＳ型トランジスタのゲ
ート、ソース間電圧は常に等しく保たれ、１個のＭＯＳ
型トランジスタのゲート、ドレイン端子は共通に接続さ
れているから、電流ｉ8 、ｉ9 、電圧ＶG 、ＶD の間に
は、（４ａ）、（４ｂ）式が成立する。
る。本説明においてはｎ＝２とする。ＭＯＳ型トランジ
スタ111 のゲート電圧ＶG 、ＭＯＳ型トランジスタ112
のドレイン電圧をＶD とする。また、ＭＯＳ型トランジ
スタ111 、112 に流れる電流をそれぞれ、ｉ8 、ｉ9 と
する。さらに、ＭＯＳ型トランジスタ群の形状、特性は
同等と仮定する。さらには、ＭＯＳ型トランジスタのゲ
ート、ソース間電圧は常に等しく保たれ、１個のＭＯＳ
型トランジスタのゲート、ドレイン端子は共通に接続さ
れているから、電流ｉ8 、ｉ9 、電圧ＶG 、ＶD の間に
は、（４ａ）、（４ｂ）式が成立する。
【００１６】 ｉ8 ＝ｉ9 ・・・（４ａ） ＶG ＝ＶD ・・・（４ｂ） また、ｉ8 、ｉ9 は、（５）式で表わされる。
【００１７】 ｉ8 ＝ｉ9 ＝ＫP ＊（Ｗ／Ｌ）＊（ＶG −ＶCC−ＶT ）2 ＊（１＋λ＊ＶDS）・・・ ・・（５） ただし、ＫP はＭＯＳ型トランジスタの構造から決まる
定数であり、Ｗはチャンネル幅、Ｌはチャンネル長、Ｖ
T はしきい値電圧、さらに、λは電圧特性定数である。
定数であり、Ｗはチャンネル幅、Ｌはチャンネル長、Ｖ
T はしきい値電圧、さらに、λは電圧特性定数である。
【００１８】これらＭＯＳ型トランジスタ111 、112 の
出力インピーダンスをＺ08、Ｚ09とすると、出力インピ
ーダンスＺ08、Ｚ09は、（５）式を電圧ＶDSで微分して
（６）式で表わされる。
出力インピーダンスをＺ08、Ｚ09とすると、出力インピ
ーダンスＺ08、Ｚ09は、（５）式を電圧ＶDSで微分して
（６）式で表わされる。
【００１９】 Ｚ08＝Ｚ09 ＝（１＋λ＊ＶDS）／（λ＊ｉ8 ）・・・（６） （６）式において、λ＝０．１、ｉ8 ＝100 ｕＡ，ＶDS
＝１．５Ｖとし、出力インピーダンスＺ08、Ｚ09を求め
ると、（７）式で与えられる。
＝１．５Ｖとし、出力インピーダンスＺ08、Ｚ09を求め
ると、（７）式で与えられる。
【００２０】 Ｚ08＝Ｚ09＝１１５ＫΩ・・・（７） （７）式に示すように、ＭＯＳ型トランジスタ111 、11
2 を接続することにより、等価的に高抵抗がバイポーラ
型トランジスタ４1 、４2 のエミッタ端子にそれぞれ接
続されることになる。従来のエミッタ抵抗負荷では、抵
抗値が高々、数ＫΩであることからすれば、１桁以上大
きい抵抗値となっている。（２）式および（３）式によ
れば、Ｚ0 もＺ08、Ｚ09と同等の抵抗値であり、したが
って、両者の積となるカレントミラーの出力インピーダ
ンスはほとんど無限大になり、電圧特性がない電流変換
精度に優れたカレントミラー回路を実現することができ
る。また、ＭＯＳ型トランジスタ111 、112 は高集積で
実現できることから、従来のエミッタ抵抗負荷に比べて
チップ面積を小さくすることができる。
2 を接続することにより、等価的に高抵抗がバイポーラ
型トランジスタ４1 、４2 のエミッタ端子にそれぞれ接
続されることになる。従来のエミッタ抵抗負荷では、抵
抗値が高々、数ＫΩであることからすれば、１桁以上大
きい抵抗値となっている。（２）式および（３）式によ
れば、Ｚ0 もＺ08、Ｚ09と同等の抵抗値であり、したが
って、両者の積となるカレントミラーの出力インピーダ
ンスはほとんど無限大になり、電圧特性がない電流変換
精度に優れたカレントミラー回路を実現することができ
る。また、ＭＯＳ型トランジスタ111 、112 は高集積で
実現できることから、従来のエミッタ抵抗負荷に比べて
チップ面積を小さくすることができる。
【００２１】なお、本実施例では、サイズを同じくする
ＰＮＰトランジスタおよびＰ型ＭＯＳトランジスタから
構成されるカレントミラー回路について説明したが、サ
イズが異なるＰＮＰトランジスタから構成される場合
も、Ｐ型ＭＯＳトランジスタのサイズをＰＮＰトランジ
スタのサイズの違いに合わせて変えることにより、本発
明が適用できる。また、ＮＰＮトランジスタおよびＮ型
ＭＯＳトランジスタから構成される場合も全く同様に本
発明が適用できる。
ＰＮＰトランジスタおよびＰ型ＭＯＳトランジスタから
構成されるカレントミラー回路について説明したが、サ
イズが異なるＰＮＰトランジスタから構成される場合
も、Ｐ型ＭＯＳトランジスタのサイズをＰＮＰトランジ
スタのサイズの違いに合わせて変えることにより、本発
明が適用できる。また、ＮＰＮトランジスタおよびＮ型
ＭＯＳトランジスタから構成される場合も全く同様に本
発明が適用できる。
【００２２】
【発明の効果】以上のように本発明によれば、カレント
ミラーを構成するバイポーラ型トランジスタ群のエミッ
タにＭＯＳ型トランジスタをそれぞれ接続し、ＭＯＳ型
トランジスタ群のゲート端子および１個のＭＯＳ型トラ
ンジスタのドレイン端子を共通に接続することより、バ
イポーラ型トランジスタ群のエミッタ端子に、高集積
で、かつ相対精度が非常に高い高抵抗が接続される機能
を有することになり、チップ面積を小さくすることがで
きるとともに、電圧特性がほとんどない電流変換精度に
優れたカレントミラー回路を実現することができるもの
である。
ミラーを構成するバイポーラ型トランジスタ群のエミッ
タにＭＯＳ型トランジスタをそれぞれ接続し、ＭＯＳ型
トランジスタ群のゲート端子および１個のＭＯＳ型トラ
ンジスタのドレイン端子を共通に接続することより、バ
イポーラ型トランジスタ群のエミッタ端子に、高集積
で、かつ相対精度が非常に高い高抵抗が接続される機能
を有することになり、チップ面積を小さくすることがで
きるとともに、電圧特性がほとんどない電流変換精度に
優れたカレントミラー回路を実現することができるもの
である。
【図１】本発明の一実施例のカレントミラー回路装置の
回路図である。
回路図である。
【図２】従来のカレントミラー回路装置の回路図であ
る。
る。
４1 〜４n バイポーラ型トランジスタ 111 〜11n ＭＯＳ型トランジスタ
Claims (1)
- 【請求項１】 複数のバイポーラ型トランジスタと複数
のＭＯＳ型トランジスタとを同一チップ上に集積した半
導体集積回路装置よりなるカレントミラー回路装置であ
って、前記カレントミラー回路の一対の前記バイポーラ
型トランジスタは、各ベースが電圧一定に設定され、そ
れぞれのエッミタ負荷としての前記ＭＯＳ型トランジス
タのゲート端子及びドレイン端子が互いに共通に接続さ
れて電源線に、前記ＭＯＳ型トランジスタの各ソース端
子が前記一対のバイポーラ型トランジスタのそれぞれの
エミッタに接続された構成としたカレントミラー回路装
置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3261512A JP2996551B2 (ja) | 1991-10-09 | 1991-10-09 | カレントミラー回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3261512A JP2996551B2 (ja) | 1991-10-09 | 1991-10-09 | カレントミラー回路装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05102748A JPH05102748A (ja) | 1993-04-23 |
| JP2996551B2 true JP2996551B2 (ja) | 2000-01-11 |
Family
ID=17362936
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3261512A Expired - Fee Related JP2996551B2 (ja) | 1991-10-09 | 1991-10-09 | カレントミラー回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2996551B2 (ja) |
-
1991
- 1991-10-09 JP JP3261512A patent/JP2996551B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH05102748A (ja) | 1993-04-23 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |