KR0158625B1 - 자유 컬렉터단자를 구비한 바이폴라 트랜지스터 회로 - Google Patents

자유 컬렉터단자를 구비한 바이폴라 트랜지스터 회로 Download PDF

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Abstract

이 발명은 씨모스(CMOS : Complementary Metal-Oxide-Semiconductor) 공정에 의해 제조되는 칩(chip)상에 구현되는 자유컬렉터(free collector)단자를 구비한 바이폴라 트랜지스터(Bipolar transistor)회로에 관한 것으로서, 각각의 베이스단자가 서로 연결되고, 각각의 컬렉터단자에 제1전원전압이 인가되도록 연결된 제1 및 제2바이폴라 트랜지스터와; 상기 제1 및 제2바이폴라 트랜지스터의 에미터단자 전압을 입력전압으로 받아들여, 두 입력전압간의 오차를 검출하고 이를 증폭하여 출력하는 트랜스콘덕터와; 상기 트랜스 콘덕터에서 검출된 두 입격전압간의 오차전압을 게이트 입력으로 받아들이도록 연결되고, 드레인은 상기 제2바이폴라 트랜지스터의 에미터와 연결되도록 하여, 게이트 전압에 대응하는 드레인 전류를 생성하는 제1모스 트랜지스터와; 상기 제1모스 트랜지스터에 대해 미러관계를 가지도록 연결되어, 제1모스 트랜지스터의 드레인 전류에 비례하는 크기의 드레인 전류를 생성하는 제2모스 트랜지스터로 구성되어, 부가적인 회로의 큰 부담이 없으며, 자유 컬렉터단자를 구비하도록 한 종래의 이 수형평 바이폴라 트랜지스터 회로에서 기생적으로 나타나는 수직형 바이폴라 트랜지스터의 문제점을 해결할 수 있다.

Description

자유 컬렉터단자를 구비한 바이폴라 트랜지스터 회로
제1도는 이 발명의 실시예에 따른 자유 컬렉터단자를 구비한 바이폴라 트랜지스터 회로의 상세 회로도이고,
제2도는 상기 제1도에 도시된 회로의 등가적인 기호이고,
제3도는 상기 제1도에 도시된 회로의 트랜스 콘덕터의 상세 회로도이고,
제4도는 이 발명에 따른 회로와 종래 기술에 따른 회로의 전기적 특성을 비교한 그래프이고,
제5도는 종래의 기술에 따른 수직형 바이폴라 트랜지스터의 단면도이고,
제6도는 상기 제5도에 도시된 트랜지스터의 등가적인 기호이고,
제7도는 종래의 기술에 따른 수형평 바이폴라 트랜지스터의 단면도이고,
제8도는 상기 제7도에 도시된 트랜지스터의 등가적인 기호이다.
* 도면의 주요부분에 대한 부호의 설명
M1, M2 : 피모스 트랜지스터 M3∼M6 : 엔모스 트랜지스터
Q1, Q2 : 바이폴라 트랜지스터 1 : 트랜스 콘덕터
이 발명은 바이폴라 트랜지스터(Bipola transistor) 회로에 관한 것으로서, 더욱 상세하게 말하자면 씨모스(CMOS : Complementary Metal-Oxide-Semiconductor) 공정에 의해 제조되는 칩(chip)상에 구현되는 자유컬렉터(free collector)단자를 구비한 바이폴라 트랜지스터 회로에 관한 것이다.
이하, 첨부된 도면을 참조하여 종래의 그런 에 따른 바이폴라 트랜지스터 회로를 설명한다.
제5도는 종래의 기술에 따른 수직형 바이폴라 트랜지스터의 단면도이고,
제6도는 상기 제5도에 도시된 트랜지스터의 등가적인 기호이고,
제7도는 종래의 기술에 따른 수평형 바이폴라 트랜지스터의 단면도이고,
제8도는 상기 제7도에 도시된 트랜지스터의 등가적인 기호이다.
먼저, 제5도 및 제6도를 참조하여 종래의 수직형 바이폴라 트랜지스터를 설명한다.
제5도에 도시된 바와 같이, 종래의 기술에 따른 수직형 바이폴라 트랜지스터는, n기판(53); 상기 n기판(53)의 표면에서 그 내부를 향해 p형 불순물이 주입되어 형성된 p웰(52)과; 상기 p웰(52)의 표면에서 그 내부를 향해 고농도의 n형 불순물이 주입되어 형성된 n+영역(51)으로 구성된다.
또한, 상기 n기판(53)의 표면에는 전원전압(VDD)이 인가되고, 상기 p웰(52)의 표면에는 베이스 전극(B)이 형성되며, 상기 n+영역(51)의 표면에는 에미터전극(E)이 형성된다.
설명된 바와 같이, 상기한 바이폴라 트랜지스터의 단면구조는 n형, p형, n형이 차례로 적층된 구조이며, 이로 인해 상기와 같은 구조의 트랜지스터의 수직형 바이폴라 트랜지스터(Vertical Bipolar Transistor)로 불리우고 있다.
제6도의 기호는 제5도의 단면으로 도시된 트랜지스터의 등가적인 표현이다.
일반적으로, 씨모스 공정에서는 소자간의 분리(isolation)를 위해 접합분리(junction isolation)가 이용되며, 기판은 전원전압의 한쪽과 접속된다.
이에 따라, 상기한 구조의 바이폴라 트랜지스터에서는 컬렉터단자가 기판에 항상 묶여 있으며, 통상적인 트랜지스터의 응용시 컬렉터단자에 전원전압이 고정되는 경우가 많아서 컨렉터단자의 이용이 극히 제한적이다.
위와 같은 컬렉터단자의 이용이 제한되는 문제점을 극복하기 위한 것으로서, 자유 컬렉터단자를 제공하는 수평형 바이폴라 트랜지스터(Lateral Bipolar Transistor)가 제7도 및 제8도에 도시되어 있다.
이러한 수평형 바이폴라 트랜지스터의 자유 컬렉터단자에 관한 상세한 것은 비토즈(E.A.Vittoz)에 의해 The Design of High performance Analog circuits on Digital CMOS chips(IEEE JSSC, Vol.sc-20, No.3, June 1985.)에 개시된 바있다.
아래에서 제7도 및 제8도를 참조하여 종래의 기술에 따른 수평형 바이폴라 트랜지스터를 설명한다.
제7도에 도시된 바와 같이, 종래의 기술에 따른 수형평 바이폴라 트랜지스터는, n기판(73); 상기 n기판(73)의 표면으로부터 내부로 p형 불순물이 주입되어 형성된 p웰(72); 상기 p웰(72)의 표면으로부터 내부로 고농도의 n형 불순물이 주입되어 형성된 두개의 n+영역(71)으로 구성된다.
상기 n기판(73)에는 전원전압(VDD)이 인가되도록 연결되고, p웰(72)에는 베이스단자(B)와 모스 구조의 게이트단자(G)가 형성되며, n+영역(71)에는 에미터와 컬렉터단자가 형성된다.
상기한 구성을 참조하면, 모스 트랜지스터의 소스단자를 에미터단자(E)로, 드레인단자를 컬렉터단자(C)로, 웰을 베이스단자(B)로 하여 수평형 바이폴라 트랜지스터가 형성되고 있음을 알 수 있다. 상기 게이트단자(G)는 채널 스톱(channel stop)을 조절하는 단자로 사용되고, n기판(73)의 전원전압(VDD)은 소자분리를 위한 것이다.
제8도의 기호는 제7도에 도시된 트랜지스터의 등가적인 표현이다.
그런데, 상기한 수평형 바이폴라 트랜지스터에서는 소스-웰-드레인의 수평으로 형성되는 본래 의도의 바이폴라 트랜지스터 외에, 소스-웰-기판으로 구성되는 수직형 바이폴라 트랜지스터가 기생적으로 공존한다.
이에 따라, 컬렉터 전류는 논래의 수평형 바이폴라 트랜지스터와 기생의 수직형 바이폴라 트랜지스터로 양분되어 흐르고, 기생 트랜지스터로 흐르는 전류의 양은 제조공정에 의존한다.
결국, 상기 수평형 바이폴라 트랜지스터에서는 컬렉터 전류의 예측이 어려울 뿐만 아니라, 수직형 바이폴라 트랜지스터의 기생에 의한 전류이득의 손실이 크다. 그리고, 이러한 기생전류는 제조공정에의 의존도가 심하여 실제 이용시에 기생 전류를 감소시키기 위해서는 부가적인 회로가 필요한 문제점이 있다.
이 발명의 목적은 상기한 바와 같은 종래의 기술적 문제점을 해결하기 위한 것으로서, 소정의 회로를 부가하여 자유 컬렉터단자를 갖는 바이폴라 트랜지스터 회로를 제공하는데 있다.
상기한 목적을 달성하기 위한 수단으로서 이 발명의 구성은,
각각의 베이스단자가 서로 연결되고, 각각의 컬렉터단자에 제1전원전압이 인가되도록 연결된 제1 및 제2바이폴라 트랜지스터와;
상기 제1 및 제2바이폴라 트랜지스터의 에미터단자 전압을 입력전압으로 받아들여, 두 입력전압간의 오차를 검출하고 이를 증폭하여 출력하는 트랜스콘덕터와;
상기 트랜스 콘덕터의 출력전압이 게이트에 인가되도록 연결되고 드레인은 상기 제2바이폴라 트랜지스터의 에미터와 연결되도록 하여, 게이트 전압에 대응하는 드레인 전류를 생성하는 제1모스 트랜지스터와;
상기 제1모스 트랜지스터에 대해 미러관계를 가지도록 연결되어, 제1모스 트랜지스터의 드레인 전류에 비례하는 크기의 드레인 전류를 생성하는 제2모스 트랜지스터를 포함하여 이루어진다.
상기한 이 발명의 구성에서, 제1 및 제2바이폴라 트랜지스터의 공통베이스단자는 전체 트랜지스터 회로의 베이스단자가 되고, 제1바이폴라 트랜지스터의 에미터단자는 전체 트랜지스터 회로의 에미터단자가 되며, 제2모스 트랜지스터의 드레인단자는 전체 트랜지스터 회로의 컬렉터단자가 된다.
또한, 상기 트랜스 콘덕터, 제1모스 트랜지스터 및 제2바이폴라 트랜지스터는 네가티브 피드백루프를 형성하며, 피드백 루프의 이득이 충분히 증가되면, 트랜스 콘덕터의 두 입력전압간의 오차전압이 0에 접근한다.
상기 피드백 루프의 이득은 두 바이폴라 트랜지스터의 바이어스 전류, 상기 트랜스 콘덕터의 이득 및 제1모스 트랜지스터의 W/L(W : 채널폭, L : 채널길이)에 의해 결정된다.
이하, 첨부된 도면을 참조하여 이 발명의 바람직한 실시예를 설명한다.
제1도는 이 발명의 실시예에 따른 자유 컬렉터단자를 구비한 바이폴라 트랜지스터 회로의 상세 회로도이고,
제2도는 상기 제1도에 도시된 회로의 등가적인 기호이고,
제3도는 상기 제1도에 도시된 회로의 트랜스 콘덕터의 상세 회로도이고,
제4도는 이 발명에 따른 회로와 종래 기술에 따른 회로의 전기적 특성을 비교한 그래프이다.
먼저, 제1도를 참조하여 이 발명의 실시예에 따른 자유 컬렉터단자를 구비한 바이폴라 트랜지스터 회로의 구성을 설명한다.
제1도에 도시된 바와 같이, 이 발명의 실시예에 따른 자유 컬렉터단자를 구비한 바이폴라 트랜지스터 회로는, 각각의 컬렉터단자에 제1전원전압(VDD)이 인가되도록 연결되고, 각각의 베이스단자가 서로 연결된 바이폴라 트랜지스터(Q1, Q2)와; 상기 각 바이폴라 트랜지스터(Q1, Q2)의 에미터 단자가 두 입력단자에 인가되도록 연결된 트랜스 콘덕터(1)와; 게이트단자에 상기 트랜스 콘덕터(1)의 출력단자가 연결되고, 드레인단자에 상기 바이폴라 트랜지스터(Q2)의 에미터단자가 연결되며, 소스단자에 제2전원전압(VSS)이 인가되도록 연결된 모스 트랜지스터(M5)와; 게이트단자가 상기 모스 트랜지스터(M5)의 게이트단자와 연결되고, 소스단자에 제2전원전압(VSS)이 인가되도록 연결된 모스 트랜지스터(M6)으로 구성된다.
상기한 이 발명의 실시예에 따른 바이폴라 트랜지스터 회로에서, 두 바이폴라 트랜지스터(Q1, Q2)는 수직형 npn 트랜지스터가 사용되고, 두 모스 트랜지스터(M5, M6)는 엔모스 트랜지스터가 사용되었으나, 이 발명의 기술적 범위는 여기에 한정되지 않으며, 상기 회로는 이 발명의 기술분야에 통상의 지식을 가진자에 의해 이중성(Duality)을 가지도록 치환될 수 있다.
또한, 상기 바이폴라 트랜지스터 회로의 등가적인 회로기호가 제2도에 도시되어 있으며, 제2도의 베이스단자(B)는 제1도의 두 바이폴라 트랜지스터의 공통 베이스단자(B)이고, 제2도의 에미터단자(E)는 제1도의 바이폴라 트랜지스터(Q1)의 에미터단자(E)이며, 제2도의 컬렉터단자(C)는 제1도 모스 트랜지스터(M6)의 드레인단자이다.
아래에서 상기한 구성을 참조하여 이 발명의 실시예에 따른 자유 컬렉터단자를 구비한 바이폴라 트랜지스터 회로의 동작을 설명한다.
두 바이폴라 트랜지스터(Q1, Q2)는 공통 베이스단자(B)의 전류에 대응하여 통상의 트랜지스터 동작을 수행하며, 두 바이폴라 트랜지스터(Q1, Q2)의 에미터단자의 전압은 트랜스 콘덕터(1)의 입력단자에 인가된다.
트랜스 콘덕터(1)에서는 두 입력전압간의 오차전압이 검출된 후 전류로 변환되어 출력되며, 자체 출력저항에 의해 전압치로 변환됨으로써 결과적으로 증폭된 오차전압이 모스 트랜지스터(M5)의 게이트 단자에 나타난다.
상기 오차전압은 모스 트랜지스터(M5)의 게이트단자에 인가되어 모스 트랜지스터(M5)를 동작시킨다.
두 모스 트랜지스터(M5, M6)의 드레인 전류는 상기 증폭된 오차전압에 의해 가변된다. 이에 따라, 모스 트랜지스터(M5)의 드레인단자 전류는 바이폴라 트랜지스터(Q2)의 에미터전압에도 영향을 미친다.
기본적으로, 이 발명의 실시예에 따른 자유 컬렉터단자를 구비한 바이폴라 트랜지스터 회로의 동작은 트랜스 콘덕터(1)-모스 트랜지스터(M5)-바이폴라 트랜지스터(Q2)로 구성되는 네가티브 피드백 루프(Negative Feedback Loop)에 바탕을 두고 있다.
상기한 피드백 루프의 이득이 충분히 크다고 할 때, 트랜스 콘덕터(1)의 두 입력단자는 피드백 루프에 의해 거의 동일한 전압을 가지게 되며, 이것은 두 바이폴라 트랜지스터(Q1, Q2)의 에미터단자 전압이 거의 동일함을 의미한다.
따라서, 바이폴라 트랜지스터(Q2)는 바이폴라 트랜지스터(Q1)와 동일한 컬렉터, 베이스, 에미터전압을 가지게 되어 바이폴라 트랜지스터(Q1)의 에미터단자 전류와 거의 같은 양이 바이폴라 트랜지스터(Q2)의 에미터단자에 흐르게 된다.
또한, 이 전류는 손실없이 모스 트랜지스터(M5)의 드레인단자를 통해 소스단자로 흐르며, 미러관계에 의해 모스 트랜지스터(M6)의 드레인단자 전류로 나타난다.
이와 같이, 제1도의 회로는 전체적으로 통상적인 바이폴라 트랜지스터와 동일하게 동작하며, 두 모스 트랜지스터(M5, M6)의 크기가 같고 채널길이변조(Channel length modulation) 효과를 무시하면, 전체 바이폴라 트랜지스터 회로의 에미터단자(E) 전류가 컬렉터단자(C)에 그대로 나타나며, 전체 바이폴라 트랜지스터 회로의 전류이득(HFE)은 아래의 수식으로 표현될 수 있다.
여기서, IEV, IBV및 HFEV는 수직형의 두 바이폴라 트랜지스터(Q1, Q2) 각각의 에미터단자 전류, 베이스단자 전류, 및 전류이득이다.
한편, 상기한 이 발명의 실시예에 따른 자유 컬렉터단자를 구비한 바이폴라 트랜지스터 회로에서, 출력 임피던스(Output Impedance)를 증가시키기 위하여 두 엔모스 트랜지스터(M5, M6)에 엔모스 트랜지스터를 추가하여 널리 알려진 캐스코드(Cascode) 형태로 대치시킬 수 있다.
제3도에는 트랜스 콘덕터(1)의 상세한 회로가 도시되어 있으며, 아래에서 트랜스 콘덕터에 관한 설명된다.
제3도에 도시된 바와 같이, 트랜스 콘덕터(1)는, 각각의 소스단자에 직렬연결된 전원전압(VDD) 및 전류원(Iss)이 인가되고, 각각의 게이트단자에 입력전압 Vi(+), Vi(-)이 인가된 두 피모스 트랜지스터(M1, M2)와; 드레인단자가 상기 피모스 트랜지스터(M1)의 드레인단자에 연결되고, 게이트단자와 드레인단자가 서로 연결되고, 소스단자에 전원전압(VSS)이 인가되도록 연결된 엔모스 트랜지스터(M3)와; 드레인단자가 상기 피모스 트랜지스터(M2)의 드레인단자와 연결되고, 게이트단자가 상기 엔모스 트랜지스터(M3)의 게이트단자와 연결되고, 소스단자에 전원전압(VSS)이 인가되도록 연결된 엔모스 트랜지스터(M4)로 구성된다.
상기한 트랜스 콘덕터회로에서, 상기 피모스 트랜지스터(M2)와 엔모스 트랜지스터(M4)의 접점에서 출력전류(Iout)가 얻어진다.
제3도에 도시된 트랜스 콘덕터회로는 널리 이용되고 있는 것으로서, 두 피모스 트랜지스터(M1, M2)는 차동쌍(Differential pair)을 구성하고, 두 엔모스 트랜지스터(M3, M4)는 능동부하(active load)를 형성한다.
보다 상세하게, 두 피모스 트랜지스터(M1, M2)는 게이트단자의 전압에 대응하는 전류를 각각의 드레인단자에 발생시키며, 엔모스 트랜지스터(M3)의 드레인단자 전류는 피모스 트랜지스터(M1)의 드레인단자 전류와 동일한 값이다.
또한 두 엔모스 트랜지스터(M3, M4)의 미러관계에 의해 엔모스 트랜지스터(M3)의 드레인단자 전류는 엔모스 트랜지스터(M4)의 드레인단자에 나타난다.
이에 따라, 엔모스 트랜지스터(M4)의 드레인단자에 나타나는 피모스 트랜지스터(M1)의 드레인단자 전류와 피모스 트랜지스터(M2)의 드레인단자 전류간의 차이값이 출력전류(Iout)로서 제공된다.
상기 출력전류(Iout)는 두 모스 트랜지스터(M2, M4)의 출력저항에 의해 전압치로 변환되며, 변환된 전압치는 제1도 회로의 엔모스 트랜지스터(M5)의 게이트단자에 인가된다.
상기 제3도와 같은 트랜스 콘덕터 회로를 제1도에 적용할 경우, 제1도에 도시된 회로에서 네거티브 피드백 루프의 이득은 아래의 수식으로 표현될 수 있다.
상기 수식에서, gmj는 각각 모스 트랜지스터(Mj, j=1, 5) 또는 바이폴라 트랜지스터(Q2)의 자체 트랜스 콘덕턴스(Transconductance)를 나타내고, goj는 각각 모스 트랜지스터(Mj, j=1, 4)의 출력 트랜스 콘덕턴스(Output Transconductance)를 나타낸다.
상기한 루프 이득은 두 바이폴라 트랜지스터의 바이어스 전류와 모스 트랜지스터(Mj, j=1, 2, 4, 5)의 W/L을 조절함으로써 증가될 수 있다.
제4도는 종래의 기술에 따른 수직형 바이폴라 트랜지스터와 이 발명의 실시예에 따른 자유 컬렉터단자를 구비한 바이폴라 트랜지스터 회로의 대표적인 전기적 특성을 비교한 것이다.
제4도에 도시된 그래프는 스파이스(SPICE) 시뮬레이션으로 두가지 트랜지스터에 대해 베이스-에미터 양단전압을 가변하면서 컬렉터와 베이스전류를 측정한 것이다.
제4도를 참조하면, 제안된 회로의 컬렉터 전류가 1nA∼100μA 범위에서 거의 직선적으로 나타나며, 5주기(decade)이상에서 지수함수적인 특성을 가지고 있음을 알 수 있다.
이상에서와 같이 이 발명의 실시예에서, 씨모스 공정으로 제작되는 칩에 바이폴라 트랜지스터를 구현함에 있어서, 부가적인 회로의 큰 부담이 없으며, 기생적으로 수직형 바이폴라 트랜지스터가 존재하는 문제를 해결할 수 있는 자유 컬렉터단자를 구비한 바이폴라 트랜지스터 회로를 제공할 수 있다.

Claims (9)

  1. 각각의 베이스단자가 서로 연결되고, 각각의 컬렉터단자에 제1전원전압이 인가되도록 연결된 제1 및 제2바이폴라 트랜지스터와;
    상기 제1 및 제2바이폴라 트랜지스터의 에미터단자 전압을 입력전압으로 받아들여, 두 입력전압간의 오차를 검출하고 이를 증폭하여 출력하는 트랜스콘덕터와;
    상기 트랜스 콘덕터에서 검출된 두 입력전압간의 오차전압을 게이트 입력으로 받아들이도록 연결되고 드레인은 상기 제2바이폴라 트랜지스터의 에미터와 연결되도록 하여, 게이트 전압에 대응하는 드레인 전류를 생성하는 제1모스 트랜지스터와;
    상기 제1모스 트랜지스터에 대해 미러관계를 가지도록 연결되어, 제1모스 트랜지스터의 드레인 전류에 비례하는 크기의 드레인 전류를 생성하는 제2모스 트랜지스터를 포함하여 이루어지는 것을 특징으로 하는 자유 컬렉터단자를 구비한 바이폴라 트랜지스터 회로.
  2. 제1항에 있어서, 상기한 제1 및 제2바이폴라 트랜지스터의 공통 베이스단자는 전체 트랜지스터 회로의 베이스단자가 되고, 제1바이폴라 트랜지스터의 에미터단자는 전체 트랜지스터 회로의 에미터단자가 되며, 제2모스 트랜지스터의 드레인단자는 전체 트랜지스터 회로의 컬렉터단자가 되도록 형성됨을 특징으로 하는 자유 컬렉터단자를 구비한 바이폴라 트랜지스터 회로.
  3. 제1항에 있어서, 상기 트랜스 콘덕터, 제1모스 트랜지스터 및 제2바이폴라 트랜지스터가 네가티브 피드백루프를 형성하며, 상기 네가티브 피드백 루프의 이득이 충분히 증가하면 트랜스 콘덕터의 두 입력전압간의 오차가 감소되도록 동작함을 특징으로 하는 자유 컬렉터단자를 구비한 바이폴라 트랜지스터 회로.
  4. 제3항에 있어서, 상기 제1 및 제2바이폴라 트랜지스터의 바이어스 전류, 상기 트랜스 콘덕터의 이득 및 제1모스 트랜지스터의 채널폭/채널길이의 비를 조절함으로써 상기 피드백 루프의 이득을 증가시키는 것을 특징으로 하는 자유 컬렉터단자를 구비한 바이폴라 트랜지스터 회로.
  5. 제1항에 있어서, 상기한 제1모스 트랜지스터와 제2모드 트랜지스터에 출력 임피던스를 증가시키기 위해 모스 트랜지스터를 추가하여 캐스코드 형태로 대치되는 것을 특징으로 하는 자유 컬렉터단자를 구비한 바이폴라 트랜지스터 회로.
  6. 제1항에 있어서, 상기한 제1 및 제2 모스 트랜지스터는 엔모스 트랜지스터이고, 상기한 제1 및 제2바이폴라 트랜지스터는 npn형 트랜지스터로 구성하는 것을 특징으로 하는 자유 컬렉터단자를 구비한 바이폴라 트랜지스터 회로.
  7. 제1항에 있어서, 상기한 트랜스 콘덕터는 공통 소스단자에 인가된 전류로부터 각 게이트단자에 인가되는 입력전압에 대응하는 소정의 드레인단자 전류를 생성하는 한 쌍의 피모스 트랜지스터와; 서로 미러구조를 가지도록 연결되어 상기 한 쌍의 피모스 트랜지스터 각각의 드레인단자 전류간의 차이값을 생성하여 출력전류로서 외부에 제공하는 한 쌍의 엔모스 트랜지스터를 포함하는 것을 특징으로 하는 자유 컬렉터단자를 구비한 바이폴라 트랜지스터 회로.
  8. 제7항 있어서, 상기 트랜스 콘덕터는 상기 출력전류를 외부에 제공하고 자체 출력저항에 의해 전압치로써 변환되도록 함을 특징으로 하는 자유 컬렉터 단자를 구비한 바이폴라 트랜지스터 회로.
  9. 제7항에 있어서, 상기한 트랜스 콘덕터는 상기 출력전류를 전압치로 변환하기 위하여, 상기 한 쌍의 엔모스 트랜지스터의 후단에 전류/전압 변환회로를 부가하여 포함하는 것을 특징으로 하는 자유 컬렉터 단자를 구비한 바이폴라 트랜지스터 회로.
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