JP2000201033A - 乗除算回路 - Google Patents
乗除算回路Info
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- JP2000201033A JP2000201033A JP11001946A JP194699A JP2000201033A JP 2000201033 A JP2000201033 A JP 2000201033A JP 11001946 A JP11001946 A JP 11001946A JP 194699 A JP194699 A JP 194699A JP 2000201033 A JP2000201033 A JP 2000201033A
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Abstract
(57)【要約】
【課題】 ＣＭＯＳプロセスによるデバイスのみで構成
することが可能な乗除算回路を提供する。 【解決手段】 ＰＮＰトランジスタとバッファアンプと
からなり、第１，第２，第３の入力信号をそれぞれ対数
圧縮するための電流電圧変換回路124 ，125 ，126 と、
対数圧縮された第１及び第２の入力信号の演算を行うた
めの第１の差動増幅回路127 と、第１の差動増幅回路の
出力と対数圧縮された第３の入力信号の演算を行うため
の第２の差動増幅回路128 と、演算増幅回路とＰＮＰト
ランジスタとＮＭＯＳトランジスタとからなり第２の差
動増幅回路の出力を逆対数伸長するための電圧電流変換
回路129 とを備え、前記ＰＮＰトランジスタはコレクタ
をＰ型シリコン基板、ベースをＮウェル、エミッタをＰ
拡散層で形成して乗除算回路を構成する。
することが可能な乗除算回路を提供する。 【解決手段】 ＰＮＰトランジスタとバッファアンプと
からなり、第１，第２，第３の入力信号をそれぞれ対数
圧縮するための電流電圧変換回路124 ，125 ，126 と、
対数圧縮された第１及び第２の入力信号の演算を行うた
めの第１の差動増幅回路127 と、第１の差動増幅回路の
出力と対数圧縮された第３の入力信号の演算を行うため
の第２の差動増幅回路128 と、演算増幅回路とＰＮＰト
ランジスタとＮＭＯＳトランジスタとからなり第２の差
動増幅回路の出力を逆対数伸長するための電圧電流変換
回路129 とを備え、前記ＰＮＰトランジスタはコレクタ
をＰ型シリコン基板、ベースをＮウェル、エミッタをＰ
拡散層で形成して乗除算回路を構成する。
Description
【０００１】
【発明の属する技術分野】この発明は、ＣＭＯＳ集積回
路を用いて構成した乗除算回路に関する。
路を用いて構成した乗除算回路に関する。
【０００２】
【従来の技術】従来、乗除算回路の一例として、図４に
示すような構成のものが知られている。この構成の乗除
算回路においては、演算増幅器402 の非反転入力端子は
接地され、反転入力端子は第１の信号入力端子401 と、
ベース端子が接地されているＮＰＮトランジスタ403 の
コレクタ端子に接続され、出力端子はＮＰＮトランジス
タ404 とＮＰＮトランジスタ407 のベース端子に共通に
接続されている。演算増幅器405 の非反転入力端子は接
地され、反転入力端子は第２の信号入力端子406と、Ｎ
ＰＮトランジスタ404 のコレクタ端子に接続され、出力
端子はＮＰＮトランジスタ403 とＮＰＮトランジスタ40
4 のエミッタ端子に共通に接続されている。演算増幅器
408 の非反転入力端子は接地され、反転入力端子は第３
の信号入力端子409 と、ＮＰＮトランジスタ407 のコレ
クタ端子に接続され、出力端子はＮＰＮトランジスタ40
7 のエミッタ端子とＮＰＮトランジスタ410 のエミッタ
端子に共通に接続されている。ＮＰＮトランジスタ410
のベース端子は接地され、コレクタ端子は信号出力端子
411 に接続されている。そして、このような回路構成の
乗除算機能をもつデバイスは、バイポーラプロセスによ
り半導体基板上に形成されている。
示すような構成のものが知られている。この構成の乗除
算回路においては、演算増幅器402 の非反転入力端子は
接地され、反転入力端子は第１の信号入力端子401 と、
ベース端子が接地されているＮＰＮトランジスタ403 の
コレクタ端子に接続され、出力端子はＮＰＮトランジス
タ404 とＮＰＮトランジスタ407 のベース端子に共通に
接続されている。演算増幅器405 の非反転入力端子は接
地され、反転入力端子は第２の信号入力端子406と、Ｎ
ＰＮトランジスタ404 のコレクタ端子に接続され、出力
端子はＮＰＮトランジスタ403 とＮＰＮトランジスタ40
4 のエミッタ端子に共通に接続されている。演算増幅器
408 の非反転入力端子は接地され、反転入力端子は第３
の信号入力端子409 と、ＮＰＮトランジスタ407 のコレ
クタ端子に接続され、出力端子はＮＰＮトランジスタ40
7 のエミッタ端子とＮＰＮトランジスタ410 のエミッタ
端子に共通に接続されている。ＮＰＮトランジスタ410
のベース端子は接地され、コレクタ端子は信号出力端子
411 に接続されている。そして、このような回路構成の
乗除算機能をもつデバイスは、バイポーラプロセスによ
り半導体基板上に形成されている。
【０００３】次に、このように構成されている従来の乗
除算回路の動作について説明する。図４において、ＮＰ
Ｎトランジスタ403 ，404 ，407 ，及び410 のベース・
エミッタ間電圧をそれぞれＶBE403 ，ＶBE404 ，Ｖ
BE407 ，及びＶBE410 とすると、次式（１）が成立す
る。 −ＶBE403 ＋ＶBE404 −ＶBE407 ＋ＶBE410 ＝０ ・・・・・・・（１） ここで、第１の信号入力端子にＩA ，第２の信号入力端
子にＩB ，及び第３の信号入力端子にＩC なる電流が入
力され、信号出力端子411 にＩO なる出力電流が流入す
るものとすると、上記（１）式は次式（２）のように表
される。 −ＶT ln（ＩA ／ＩS ）＋ＶT ln（ＩB ／ＩS ）−ＶT ln（ＩC ／ＩS ） ＋ＶT ln（ＩO ／ＩS ）＝０ ・・・・・・・・・・・・・・・・（２） 但し、ここでＶT は熱電圧、ＩS は逆飽和電流である。
上記（２）式を整理すると、出力電流ＩO は次式（３）
で表される。 ＩO ＝ＩA ＩC ／ＩB ・・・・・・・・・・（３） このように出力信号ＩO は第１の入力電流ＩA と第３の
入力電流ＩC を乗算した値を、第２の入力電流ＩB で除
算した電流となる。
除算回路の動作について説明する。図４において、ＮＰ
Ｎトランジスタ403 ，404 ，407 ，及び410 のベース・
エミッタ間電圧をそれぞれＶBE403 ，ＶBE404 ，Ｖ
BE407 ，及びＶBE410 とすると、次式（１）が成立す
る。 −ＶBE403 ＋ＶBE404 −ＶBE407 ＋ＶBE410 ＝０ ・・・・・・・（１） ここで、第１の信号入力端子にＩA ，第２の信号入力端
子にＩB ，及び第３の信号入力端子にＩC なる電流が入
力され、信号出力端子411 にＩO なる出力電流が流入す
るものとすると、上記（１）式は次式（２）のように表
される。 −ＶT ln（ＩA ／ＩS ）＋ＶT ln（ＩB ／ＩS ）−ＶT ln（ＩC ／ＩS ） ＋ＶT ln（ＩO ／ＩS ）＝０ ・・・・・・・・・・・・・・・・（２） 但し、ここでＶT は熱電圧、ＩS は逆飽和電流である。
上記（２）式を整理すると、出力電流ＩO は次式（３）
で表される。 ＩO ＝ＩA ＩC ／ＩB ・・・・・・・・・・（３） このように出力信号ＩO は第１の入力電流ＩA と第３の
入力電流ＩC を乗算した値を、第２の入力電流ＩB で除
算した電流となる。
【０００４】
【発明が解決しようとする課題】しかしながら、このよ
うな構成の従来の乗除算回路を、ＣＭＯＳプロセスによ
り半導体基板上に形成するにあたっては、次のような課
題がある。すなわち、演算増幅器はＭＯＳトランジスタ
で構成できるためＣＭＯＳプロセスにより容易に形成で
きるが、ＮＰＮトランジスタを形成するには困難であ
り、バイポーラプロセスが必要であった。ＢｉＣＭＯＳ
プロセスを用いることによりバイポーラトランジスタを
形成することは可能ではあるが、プロセス工程が複雑と
なり、プロセス工期が長期化し、チップ価格が高価とな
る恐れがある。
うな構成の従来の乗除算回路を、ＣＭＯＳプロセスによ
り半導体基板上に形成するにあたっては、次のような課
題がある。すなわち、演算増幅器はＭＯＳトランジスタ
で構成できるためＣＭＯＳプロセスにより容易に形成で
きるが、ＮＰＮトランジスタを形成するには困難であ
り、バイポーラプロセスが必要であった。ＢｉＣＭＯＳ
プロセスを用いることによりバイポーラトランジスタを
形成することは可能ではあるが、プロセス工程が複雑と
なり、プロセス工期が長期化し、チップ価格が高価とな
る恐れがある。
【０００５】本発明は、上記課題を解決するためになさ
れたもので、容易にＣＭＯＳプロセスによるデバイスの
みで構成することが可能な乗除算回路を提供することを
目的とする。
れたもので、容易にＣＭＯＳプロセスによるデバイスの
みで構成することが可能な乗除算回路を提供することを
目的とする。
【０００６】
【課題を解決するための手段】上記課題を解決するため
に、本発明に係る乗除算回路は、半導体基板に、第１の
電流信号がエミッタ端子に入力されるベース端子及びコ
レクタ端子が接地された第１のバイポーラトランジスタ
と、第２の電流信号がエミッタ端子に入力されるベース
端子及びコレクタ端子が接地された第２のバイポーラト
ランジスタと、第３の電流信号がエミッタ端子に入力さ
れるベース端子及びコレクタ端子が接地された第３のバ
イポーラトランジスタと、前記第１のバイポーラトラン
ジスタ及び前記第２のバイポーラトランジスタのエミッ
タ端子より出力される電圧信号が入力される第１の差動
増幅器と、前記第３のバイポーラトランジスタのエミッ
タ端子及び前記第１の差動増幅器より出力される電圧信
号が入力される第２の差動増幅器と、ベース端子及びコ
レクタ端子が接地された第４のバイポーラトランジスタ
と、ドレイン端子が出力端子に接続され、且つソース端
子が前記第４のバイポーラトランジスタのエミッタ端子
に接続されたＭＯＳトランジスタと、非反転入力端子に
前記第２の差動増幅器の出力端子を接続し、反転入力端
子に前記第４のバイポーラトランジスタのエミッタ端子
と前記ＭＯＳトランジスタのソース端子を接続し、出力
端子に前記ＭＯＳトランジスタのゲート端子が接続され
た演算増幅器とを備え、前記第１，第２，第３，第４の
バイポーラトランジスタは、コレクタに相当する前記半
導体基板と、前記半導体基板上に選択的に形成され、ベ
ースに相当する前記半導体基板と異なる導電型の第１の
拡散層と、前記第１の拡散層上方に選択的に形成され、
エミッタに相当する前記半導体基板と同型導電型である
第２の拡散層とから構成されていることを特徴とするも
のである。
に、本発明に係る乗除算回路は、半導体基板に、第１の
電流信号がエミッタ端子に入力されるベース端子及びコ
レクタ端子が接地された第１のバイポーラトランジスタ
と、第２の電流信号がエミッタ端子に入力されるベース
端子及びコレクタ端子が接地された第２のバイポーラト
ランジスタと、第３の電流信号がエミッタ端子に入力さ
れるベース端子及びコレクタ端子が接地された第３のバ
イポーラトランジスタと、前記第１のバイポーラトラン
ジスタ及び前記第２のバイポーラトランジスタのエミッ
タ端子より出力される電圧信号が入力される第１の差動
増幅器と、前記第３のバイポーラトランジスタのエミッ
タ端子及び前記第１の差動増幅器より出力される電圧信
号が入力される第２の差動増幅器と、ベース端子及びコ
レクタ端子が接地された第４のバイポーラトランジスタ
と、ドレイン端子が出力端子に接続され、且つソース端
子が前記第４のバイポーラトランジスタのエミッタ端子
に接続されたＭＯＳトランジスタと、非反転入力端子に
前記第２の差動増幅器の出力端子を接続し、反転入力端
子に前記第４のバイポーラトランジスタのエミッタ端子
と前記ＭＯＳトランジスタのソース端子を接続し、出力
端子に前記ＭＯＳトランジスタのゲート端子が接続され
た演算増幅器とを備え、前記第１，第２，第３，第４の
バイポーラトランジスタは、コレクタに相当する前記半
導体基板と、前記半導体基板上に選択的に形成され、ベ
ースに相当する前記半導体基板と異なる導電型の第１の
拡散層と、前記第１の拡散層上方に選択的に形成され、
エミッタに相当する前記半導体基板と同型導電型である
第２の拡散層とから構成されていることを特徴とするも
のである。
【０００７】このように構成された乗除算回路において
は、入力された第１，第２及び第３の電流信号ＩA ，Ｉ
B ，ＩC はそれぞれ第１，第２及び第３のバイポーラト
ランジスタにより対数圧縮された電圧信号に変換され、
更にこれらの電圧信号は第１及び第２の差動増幅器によ
り演算され、第２の差動増幅器の出力ＶZ は、ＶZ ＝Ｖ
T ln〔｛β／（β＋１）｝ＩA ＩC ／ＩS ＩB 〕とな
る。ここで、βはバイポーラトランジスタの電流増幅
率、ＶT は熱電圧、ＩS は逆飽和電流である。この出力
ＶZ は、演算増幅器と第４のバイポーラトランジスタと
ＭＯＳトランジスタからなる電圧電流変換器により逆対
数伸長された電流信号に変換され、その出力電流Ｉ
O は、ＩO ＝ＩA ＩC ／ＩB となり、第１の電流信号Ｉ
A と第３の電流信号ＩC を乗算した値を第２の電流信号
ＩB で除算した電流が得られる。そして、電流電圧変換
及び電圧電流変換を行うのに必要なバイポーラトランジ
スタは、バイポーラプロセスを必要とせずＣＭＯＳプロ
セスで形成されているので、ＣＭＯＳプロセスのみで乗
除算回路を構成することができる。
は、入力された第１，第２及び第３の電流信号ＩA ，Ｉ
B ，ＩC はそれぞれ第１，第２及び第３のバイポーラト
ランジスタにより対数圧縮された電圧信号に変換され、
更にこれらの電圧信号は第１及び第２の差動増幅器によ
り演算され、第２の差動増幅器の出力ＶZ は、ＶZ ＝Ｖ
T ln〔｛β／（β＋１）｝ＩA ＩC ／ＩS ＩB 〕とな
る。ここで、βはバイポーラトランジスタの電流増幅
率、ＶT は熱電圧、ＩS は逆飽和電流である。この出力
ＶZ は、演算増幅器と第４のバイポーラトランジスタと
ＭＯＳトランジスタからなる電圧電流変換器により逆対
数伸長された電流信号に変換され、その出力電流Ｉ
O は、ＩO ＝ＩA ＩC ／ＩB となり、第１の電流信号Ｉ
A と第３の電流信号ＩC を乗算した値を第２の電流信号
ＩB で除算した電流が得られる。そして、電流電圧変換
及び電圧電流変換を行うのに必要なバイポーラトランジ
スタは、バイポーラプロセスを必要とせずＣＭＯＳプロ
セスで形成されているので、ＣＭＯＳプロセスのみで乗
除算回路を構成することができる。
【０００８】
【発明の実施の形態】次に実施の形態について説明す
る。図１は、本発明に係る乗除算回路の第１の実施の形
態を示す回路構成図である。図１において、端子101 は
第１の信号入力端子であり、出力端子が抵抗値Ｒ1 なる
抵抗104 の第１の端子に接続されているバッファアンプ
102 の入力端子と、ベース端子及びコレクタ端子が接地
されているＰＮＰトランジスタ103 のエミッタ端子に接
続されている。また、端子105 は第２の信号入力端子で
あり、出力端子が抵抗値Ｒ1 なる抵抗108 の第１の端子
に接続されているバッファアンプ106 の入力端子と、ベ
ース端子及びコレクタ端子が接地されているＰＮＰトラ
ンジスタ107 のエミッタ端子に接続されている。109 は
演算増幅器であり、反転入力端子には抵抗104 の第２の
端子と抵抗値がＲ1なる抵抗110 の第１の端子が接続さ
れ、非反転入力端子には抵抗108 の第２の端子と一端が
接地された抵抗値がＲ1 なる抵抗111 が接続され、ま
た、出力端子には抵抗110 の第２の端子と抵抗値がＲ2
なる抵抗112 の第１の端子が接続されている。
る。図１は、本発明に係る乗除算回路の第１の実施の形
態を示す回路構成図である。図１において、端子101 は
第１の信号入力端子であり、出力端子が抵抗値Ｒ1 なる
抵抗104 の第１の端子に接続されているバッファアンプ
102 の入力端子と、ベース端子及びコレクタ端子が接地
されているＰＮＰトランジスタ103 のエミッタ端子に接
続されている。また、端子105 は第２の信号入力端子で
あり、出力端子が抵抗値Ｒ1 なる抵抗108 の第１の端子
に接続されているバッファアンプ106 の入力端子と、ベ
ース端子及びコレクタ端子が接地されているＰＮＰトラ
ンジスタ107 のエミッタ端子に接続されている。109 は
演算増幅器であり、反転入力端子には抵抗104 の第２の
端子と抵抗値がＲ1なる抵抗110 の第１の端子が接続さ
れ、非反転入力端子には抵抗108 の第２の端子と一端が
接地された抵抗値がＲ1 なる抵抗111 が接続され、ま
た、出力端子には抵抗110 の第２の端子と抵抗値がＲ2
なる抵抗112 の第１の端子が接続されている。
【０００９】端子113 は第３の信号入力端子であり、出
力端子が抵抗値Ｒ2 なる抵抗116 の第１の端子に接続さ
れているバッファアンプ115 の入力端子と、ベース端子
及びコレクタ端子が接地されているＰＮＰトランジスタ
114 のエミッタ端子に接続されている。117 は演算増幅
器であり、反転入力端子には抵抗112 の第２の端子と抵
抗値がＲ2 なる抵抗118 の第１の端子が接続され、非反
転入力端子には抵抗116 の第２の端子と一端がグランド
に接続されている抵抗値がＲ2 なる抵抗119 が接続され
ており、また、出力端子は抵抗118 の第２の端子と演算
増幅器120 の非反転入力端子に接続されている。演算増
幅器120 の反転入力端子はベース端子とコレクタ端子が
接地されているＰＮＰトランジスタ121 のエミッタ端子
とＮＭＯＳトランジスタ122 のソース端子に接続されて
おり、出力端子はＮＭＯＳトランジスタ122 のゲート端
子に接続されている。ＮＭＯＳトランジスタ122 のドレ
イン端子は信号出力端子123 に接続されている。
力端子が抵抗値Ｒ2 なる抵抗116 の第１の端子に接続さ
れているバッファアンプ115 の入力端子と、ベース端子
及びコレクタ端子が接地されているＰＮＰトランジスタ
114 のエミッタ端子に接続されている。117 は演算増幅
器であり、反転入力端子には抵抗112 の第２の端子と抵
抗値がＲ2 なる抵抗118 の第１の端子が接続され、非反
転入力端子には抵抗116 の第２の端子と一端がグランド
に接続されている抵抗値がＲ2 なる抵抗119 が接続され
ており、また、出力端子は抵抗118 の第２の端子と演算
増幅器120 の非反転入力端子に接続されている。演算増
幅器120 の反転入力端子はベース端子とコレクタ端子が
接地されているＰＮＰトランジスタ121 のエミッタ端子
とＮＭＯＳトランジスタ122 のソース端子に接続されて
おり、出力端子はＮＭＯＳトランジスタ122 のゲート端
子に接続されている。ＮＭＯＳトランジスタ122 のドレ
イン端子は信号出力端子123 に接続されている。
【００１０】前記ＰＮＰトランジスタ103 とバッファア
ンプ102 ，またＰＮＰトランジスタ107 とバッファアン
プ106 ，またＰＮＰトランジスタ114 とバッファアンプ
115とでそれぞれ構成されている回路124 ，125 及び126
は、入力信号を対数圧縮するための電流電圧変換回路
であり、抵抗104 と抵抗108 と抵抗110 と抵抗111 と演
算増幅器109 とで構成されている回路127 ，及び抵抗11
2 と抵抗116 と抵抗118 と抵抗119 と演算増幅器117 と
で構成されている回路128 は、対数圧縮された入力信号
の演算を行うための差動増幅回路であり、演算増幅器12
0 とＰＮＰトランジスタ121 とＮＭＯＳトランジスタ12
2 とで構成される回路129 は、演算された対数圧縮信号
を逆対数伸長するための電圧電流変換回路である。ま
た、前記バッファアンプ102 ，106 ，及び115 は図示し
ない演算増幅器のボルテージフォロワで構成されてい
る。
ンプ102 ，またＰＮＰトランジスタ107 とバッファアン
プ106 ，またＰＮＰトランジスタ114 とバッファアンプ
115とでそれぞれ構成されている回路124 ，125 及び126
は、入力信号を対数圧縮するための電流電圧変換回路
であり、抵抗104 と抵抗108 と抵抗110 と抵抗111 と演
算増幅器109 とで構成されている回路127 ，及び抵抗11
2 と抵抗116 と抵抗118 と抵抗119 と演算増幅器117 と
で構成されている回路128 は、対数圧縮された入力信号
の演算を行うための差動増幅回路であり、演算増幅器12
0 とＰＮＰトランジスタ121 とＮＭＯＳトランジスタ12
2 とで構成される回路129 は、演算された対数圧縮信号
を逆対数伸長するための電圧電流変換回路である。ま
た、前記バッファアンプ102 ，106 ，及び115 は図示し
ない演算増幅器のボルテージフォロワで構成されてい
る。
【００１１】ここで、前記ＰＮＰトランジスタ103 ，10
7 ，114 及び121 はＣＭＯＳプロセスにて形成すること
ができる。図２の（Ａ）にかかるＰＮＰトランジスタの
断面図を示す。Ｐ型シリコン基板201 にＮウェル202 が
形成され、更にＮウェル202内部にはＮウェル202 より
高い不純物濃度のＮ拡散層203 と、Ｐ拡散層204 が形成
されている。また、Ｎウェル202 外部のＰ型シリコン基
板201 の上方にはＰ拡散層205 が形成されている。よっ
て、Ｐ型シリコン基板201 がコレクタ、Ｎウェル202 が
ベース、Ｐ拡散層204 がエミッタとなるＰＮＰトランジ
スタが形成される。Ｎ拡散層203 とＰ拡散層204 とＰ拡
散層205 に図示しない電極を付けることによってベース
端子、エミッタ端子及びコレクタ端子を形成することが
できる。しかしながら、通常、Ｐ型シリコン基板201 は
グランド（最低電位）に接続するため、この構成のＰＮ
Ｐトランジスタは図２の（Ｂ）に示すように、常にコレ
クタ電極が接地されたトランジスタとなる。このような
ＰＮＰトランジスタはバイポーラプロセスを用いること
なくＣＭＯＳプロセスのみによって形成することができ
る。
7 ，114 及び121 はＣＭＯＳプロセスにて形成すること
ができる。図２の（Ａ）にかかるＰＮＰトランジスタの
断面図を示す。Ｐ型シリコン基板201 にＮウェル202 が
形成され、更にＮウェル202内部にはＮウェル202 より
高い不純物濃度のＮ拡散層203 と、Ｐ拡散層204 が形成
されている。また、Ｎウェル202 外部のＰ型シリコン基
板201 の上方にはＰ拡散層205 が形成されている。よっ
て、Ｐ型シリコン基板201 がコレクタ、Ｎウェル202 が
ベース、Ｐ拡散層204 がエミッタとなるＰＮＰトランジ
スタが形成される。Ｎ拡散層203 とＰ拡散層204 とＰ拡
散層205 に図示しない電極を付けることによってベース
端子、エミッタ端子及びコレクタ端子を形成することが
できる。しかしながら、通常、Ｐ型シリコン基板201 は
グランド（最低電位）に接続するため、この構成のＰＮ
Ｐトランジスタは図２の（Ｂ）に示すように、常にコレ
クタ電極が接地されたトランジスタとなる。このような
ＰＮＰトランジスタはバイポーラプロセスを用いること
なくＣＭＯＳプロセスのみによって形成することができ
る。
【００１２】次に、上記構成の第１の実施の形態に係る
乗除算回路の動作について説明する。図１において、第
１の信号入力端子101 に入力される電流をＩA ，第２の
信号入力端子105 に入力される電流をＩB ，バッファア
ンプ102 及び106 の出力電圧をそれぞれＶA ，及びＶB
とすると、次式（４），（５）が成立する。 ＶA ＝ＶBE103 ＝ＶT ln（ＩC103／ＩS ） ・・・・・・・・・・（４） ＶB ＝ＶBE107 ＝ＶT ln（ＩC107／ＩS ） ・・・・・・・・・・（５） 但し、ＶBE103 ，ＶBE107 ：ＰＮＰトランジスタ103 ，107 のベース・エミッタ 間電圧 ＩC103，ＩC107 ：ＰＮＰトランジスタ103 ，107 のコレクタ電流 ＶT ：熱電圧 ＩS ：逆飽和電流
乗除算回路の動作について説明する。図１において、第
１の信号入力端子101 に入力される電流をＩA ，第２の
信号入力端子105 に入力される電流をＩB ，バッファア
ンプ102 及び106 の出力電圧をそれぞれＶA ，及びＶB
とすると、次式（４），（５）が成立する。 ＶA ＝ＶBE103 ＝ＶT ln（ＩC103／ＩS ） ・・・・・・・・・・（４） ＶB ＝ＶBE107 ＝ＶT ln（ＩC107／ＩS ） ・・・・・・・・・・（５） 但し、ＶBE103 ，ＶBE107 ：ＰＮＰトランジスタ103 ，107 のベース・エミッタ 間電圧 ＩC103，ＩC107 ：ＰＮＰトランジスタ103 ，107 のコレクタ電流 ＶT ：熱電圧 ＩS ：逆飽和電流
【００１３】ここでＰＮＰトランジスタの電流増幅率を
βとすると、（４）式及び（５）式は次式（６），
（７）で表される。 ＶA ＝ＶT ln〔｛β／（β＋１）｝ＩA ／ＩS 〕 ・・・・・・・（６） ＶB ＝ＶT ln〔｛β／（β＋１）｝ＩB ／ＩS 〕 ・・・・・・・（７） よって、抵抗104 ，108 ，110 及び111 の抵抗値はＲ1
であり全て等しいので、演算増幅器109 の出力電圧をＶ
X とすると、（６）式、（７）式より次式（８）が得ら
れる。 ＶX ＝ＶB −ＶA ＝ＶT ln〔｛β／（β＋１）｝ＩB ／ＩS 〕 −ＶT ln〔｛β／（β＋１）｝ＩA ／ＩS 〕＝ＶT ln（ＩB ／ＩA ） ・・・・・・・（８）
βとすると、（４）式及び（５）式は次式（６），
（７）で表される。 ＶA ＝ＶT ln〔｛β／（β＋１）｝ＩA ／ＩS 〕 ・・・・・・・（６） ＶB ＝ＶT ln〔｛β／（β＋１）｝ＩB ／ＩS 〕 ・・・・・・・（７） よって、抵抗104 ，108 ，110 及び111 の抵抗値はＲ1
であり全て等しいので、演算増幅器109 の出力電圧をＶ
X とすると、（６）式、（７）式より次式（８）が得ら
れる。 ＶX ＝ＶB −ＶA ＝ＶT ln〔｛β／（β＋１）｝ＩB ／ＩS 〕 −ＶT ln〔｛β／（β＋１）｝ＩA ／ＩS 〕＝ＶT ln（ＩB ／ＩA ） ・・・・・・・（８）
【００１４】次に、第３の信号入力端子113 に入力され
る電流をＩC ，バッファアンプ115の出力電圧をＶY と
すると、次式（９）が成り立つ。 ＶY ＝ＶBE114 ＝ＶT ln〔｛β／（β＋１）｝ＩC ／ＩS 〕 ・・・・・・・（９） よって、抵抗112 ，116 ，118 ，及び119 の抵抗値はＲ
2 であり全て等しいので、演算増幅器117 の出力電圧を
ＶZ とすると、（８）式、（９）式より次式（10）が成
立する。 ＶZ ＝ＶY −ＶX ＝ＶT ln〔｛β／（β＋１）｝ＩC ／ＩS 〕 −ＶT ln（ＩB ／ＩA ） ＝ＶT ln〔｛β／（β＋１）｝ＩA ＩC ／（ＩS ＩB ）〕 ・・・・・・・（10）
る電流をＩC ，バッファアンプ115の出力電圧をＶY と
すると、次式（９）が成り立つ。 ＶY ＝ＶBE114 ＝ＶT ln〔｛β／（β＋１）｝ＩC ／ＩS 〕 ・・・・・・・（９） よって、抵抗112 ，116 ，118 ，及び119 の抵抗値はＲ
2 であり全て等しいので、演算増幅器117 の出力電圧を
ＶZ とすると、（８）式、（９）式より次式（10）が成
立する。 ＶZ ＝ＶY −ＶX ＝ＶT ln〔｛β／（β＋１）｝ＩC ／ＩS 〕 −ＶT ln（ＩB ／ＩA ） ＝ＶT ln〔｛β／（β＋１）｝ＩA ＩC ／（ＩS ＩB ）〕 ・・・・・・・（10）
【００１５】演算増幅器117 の出力電圧ＶZ は、演算増
幅器120 の仮想短絡によりＰＮＰトランジスタ121 のエ
ミッタ電圧、すなわち、ベース・エミッタ間電圧Ｖ
BE121 に等しい。よって信号出力端子123 より流入する
出力電流をＩO とすると、ＩO はＰＮＰトランジスタ12
1 のエミッタ電流となるので、ＶZ ＝ＶBE121 より次式
（11）が成立する。 ＶT ln〔｛β／（β＋１）｝ＩA ＩC ／ＩS ＩB 〕 ＝ＶT ln〔｛β／（β＋１）｝ＩO ／ＩS 〕 ・・・・・・・・・（11） この（11）式を整理すると、出力電流ＩO は次式（12）
で表され、乗除算信号が得られる。 ＩO ＝ＩA ＩC ／ＩB ・・・・・・・・・・（12）
幅器120 の仮想短絡によりＰＮＰトランジスタ121 のエ
ミッタ電圧、すなわち、ベース・エミッタ間電圧Ｖ
BE121 に等しい。よって信号出力端子123 より流入する
出力電流をＩO とすると、ＩO はＰＮＰトランジスタ12
1 のエミッタ電流となるので、ＶZ ＝ＶBE121 より次式
（11）が成立する。 ＶT ln〔｛β／（β＋１）｝ＩA ＩC ／ＩS ＩB 〕 ＝ＶT ln〔｛β／（β＋１）｝ＩO ／ＩS 〕 ・・・・・・・・・（11） この（11）式を整理すると、出力電流ＩO は次式（12）
で表され、乗除算信号が得られる。 ＩO ＝ＩA ＩC ／ＩB ・・・・・・・・・・（12）
【００１６】上記図１に示した第１の実施の形態におけ
るバッファアンプは、演算増幅器のボルテージフォロワ
を用いて構成しているが、ＭＯＳトランジスタによるソ
ースフォロワを用いて構成しても構わない。図３はバッ
ファアンプにＭＯＳトランジスタのソースフォロワを用
いて構成した第２の実施の形態を示す回路構成図であ
る。図３において、302 ，306 ，315 及び330 はソース
フォロワによるバッファアンプである。これらのバッフ
ァアンプにおいて、302b，306b，315b及び330bは電流値
Ｉなる定電流源であり、また302a，306a，315a及び330a
はドレイン端子が接地された同特性のＰＭＯＳトランジ
スタであり、定電流源302b，306b，315b及び330bの第１
の端子はそれぞれ図示しない電源に、また第２の端子は
それぞれＰＭＯＳトランジスタ302a，306a，315a及び33
0aのソース端子に接続されており、前記ＰＭＯＳトラン
ジスタの各ゲート端子は入力端子、各ソース端子は出力
端子となっている。前記ＰＭＯＳトランジスタ302a，30
6a，315a及び330aの特性は同一であり、また前記定電流
源302b，306b，315b及び330bの電流値は同一なので、前
記ＰＭＯＳトランジスタ302a，306a，315a及び330aのゲ
ート・ソース間電圧Ｖ GSは等しくなる。
るバッファアンプは、演算増幅器のボルテージフォロワ
を用いて構成しているが、ＭＯＳトランジスタによるソ
ースフォロワを用いて構成しても構わない。図３はバッ
ファアンプにＭＯＳトランジスタのソースフォロワを用
いて構成した第２の実施の形態を示す回路構成図であ
る。図３において、302 ，306 ，315 及び330 はソース
フォロワによるバッファアンプである。これらのバッフ
ァアンプにおいて、302b，306b，315b及び330bは電流値
Ｉなる定電流源であり、また302a，306a，315a及び330a
はドレイン端子が接地された同特性のＰＭＯＳトランジ
スタであり、定電流源302b，306b，315b及び330bの第１
の端子はそれぞれ図示しない電源に、また第２の端子は
それぞれＰＭＯＳトランジスタ302a，306a，315a及び33
0aのソース端子に接続されており、前記ＰＭＯＳトラン
ジスタの各ゲート端子は入力端子、各ソース端子は出力
端子となっている。前記ＰＭＯＳトランジスタ302a，30
6a，315a及び330aの特性は同一であり、また前記定電流
源302b，306b，315b及び330bの電流値は同一なので、前
記ＰＭＯＳトランジスタ302a，306a，315a及び330aのゲ
ート・ソース間電圧Ｖ GSは等しくなる。
【００１７】バッファアンプ302 ，306 及び315 は、そ
れぞれ図１に示した第１の実施の形態のバッファアンプ
102 ，106 及び115 を置き換えたものであり、バッファ
アンプ330 は図１に示した第１の実施の形態において第
１の差動増幅回路127 の出力端子と第２の差動増幅回路
128 の第１の入力端子との間に挿入されており、第２の
差動増幅回路の出力信号をレベルシフトさせるためのも
のである。なお、第２の実施の形態の他の構成は第１の
実施の形態と同様であり、同一又は対応する構成要素に
は 300代の対応する符号を付して示している。
れぞれ図１に示した第１の実施の形態のバッファアンプ
102 ，106 及び115 を置き換えたものであり、バッファ
アンプ330 は図１に示した第１の実施の形態において第
１の差動増幅回路127 の出力端子と第２の差動増幅回路
128 の第１の入力端子との間に挿入されており、第２の
差動増幅回路の出力信号をレベルシフトさせるためのも
のである。なお、第２の実施の形態の他の構成は第１の
実施の形態と同様であり、同一又は対応する構成要素に
は 300代の対応する符号を付して示している。
【００１８】次に、このように構成されている第２の実
施の形態の動作について説明する。図１に示した第１の
実施の形態と同様に、第１，第２の信号入力端子301 及
び305 にそれぞれ電流ＩA ，ＩB が入力されると、バッ
ファアンプ302 及び306 の出力電圧ＶA 及びＶB は、次
式（13），（14）で表される。 ＶA ＝ＶT ln〔｛β／（β＋１）｝ＩA ／ＩS 〕＋ＶGS ・・・・（13） ＶB ＝ＶT ln〔｛β／（β＋１）｝ＩB ／ＩS 〕＋ＶGS ・・・・（14） よって、バッファアンプ303 の出力電圧ＶX は（13）
式、（14）式より、次式（15）で表される。 ＶX ＝ＶB −ＶA ＋ＶGS＝ＶT ln（ＩB ／ＩA ）＋ＶGS ・・・・（15）
施の形態の動作について説明する。図１に示した第１の
実施の形態と同様に、第１，第２の信号入力端子301 及
び305 にそれぞれ電流ＩA ，ＩB が入力されると、バッ
ファアンプ302 及び306 の出力電圧ＶA 及びＶB は、次
式（13），（14）で表される。 ＶA ＝ＶT ln〔｛β／（β＋１）｝ＩA ／ＩS 〕＋ＶGS ・・・・（13） ＶB ＝ＶT ln〔｛β／（β＋１）｝ＩB ／ＩS 〕＋ＶGS ・・・・（14） よって、バッファアンプ303 の出力電圧ＶX は（13）
式、（14）式より、次式（15）で表される。 ＶX ＝ＶB −ＶA ＋ＶGS＝ＶT ln（ＩB ／ＩA ）＋ＶGS ・・・・（15）
【００１９】また、図１に示した第１の実施の形態と同
様に、第３の信号入力端子313 に電流ＩC が入力される
と、バッファアンプ315 の出力電圧ＶY は、次式（16）
で表される。 ＶY ＝ＶT ln〔｛β／（β＋１）｝ＩC ／ＩS 〕＋ＶGS ・・・・（16） よって第２の差動増幅器328 の出力電圧ＶZ は（15）
式、（16）式より次式（17）で表される。 ＶZ ＝ＶY −ＶX ＝ＶT ln〔｛β／（β＋１）｝ＩA ＩC ／（ＩS ＩB ）〕 ・・・・・・・（17） （17）式は前記（10）式と同一である。よって、出力電
流ＩO は次式（18）で表され、乗除算信号が得られる。 ＩO ＝ＩA ＩC ／ＩB ・・・・・・・・・・（18） なお、上記ソースフォロワはＰＭＯＳトランジスタを用
いたものを示したが、ＮＭＯＳトランジスタを用いて構
成しても問題はない。
様に、第３の信号入力端子313 に電流ＩC が入力される
と、バッファアンプ315 の出力電圧ＶY は、次式（16）
で表される。 ＶY ＝ＶT ln〔｛β／（β＋１）｝ＩC ／ＩS 〕＋ＶGS ・・・・（16） よって第２の差動増幅器328 の出力電圧ＶZ は（15）
式、（16）式より次式（17）で表される。 ＶZ ＝ＶY −ＶX ＝ＶT ln〔｛β／（β＋１）｝ＩA ＩC ／（ＩS ＩB ）〕 ・・・・・・・（17） （17）式は前記（10）式と同一である。よって、出力電
流ＩO は次式（18）で表され、乗除算信号が得られる。 ＩO ＝ＩA ＩC ／ＩB ・・・・・・・・・・（18） なお、上記ソースフォロワはＰＭＯＳトランジスタを用
いたものを示したが、ＮＭＯＳトランジスタを用いて構
成しても問題はない。
【００２０】
【発明の効果】以上実施の形態に基づいて説明したよう
に、本発明によれば、入力信号電流に対して電流電圧変
換を行い更に電圧電流変換を行うのに必要なバイポーラ
トランジスタを、バイポーラプロセスを必要とせずＣＭ
ＯＳプロセスで形成できるようにしているので、ＣＭＯ
Ｓプロセスによるデバイスのみで容易に構成することが
可能な乗除算回路を実現することができる。
に、本発明によれば、入力信号電流に対して電流電圧変
換を行い更に電圧電流変換を行うのに必要なバイポーラ
トランジスタを、バイポーラプロセスを必要とせずＣＭ
ＯＳプロセスで形成できるようにしているので、ＣＭＯ
Ｓプロセスによるデバイスのみで容易に構成することが
可能な乗除算回路を実現することができる。
【図１】本発明に係る乗除算回路の第１の実施の形態を
示す回路構成図である。
示す回路構成図である。
【図２】図１に示した第１の実施の形態におけるＰＮＰ
トランジスタの断面構成図及び対応するシンボルを示す
図である。
トランジスタの断面構成図及び対応するシンボルを示す
図である。
【図３】本発明の第２の実施の形態を示す回路構成図で
ある。
ある。
【図４】従来の乗除算回路の構成例を示す回路構成図で
ある。
ある。
101,301 第１の信号入力端子 102,106,115,302,306,315,330 バッファアンプ 103,107,114,121,303,307,314,321 ＰＮＰトランジス
タ 104,108,110,111,112,116,118,119,304,308,310,311,31
2,316,318,319 抵抗 105,305 第２の信号入力端子 109,117,120,309,317,320 演算増幅器 113,313 第３の信号入力端子 122,322 ＮＭＯＳトランジスタ 123,323 信号出力端子 124,125,126,324,325,326 電流電圧変換回路 127,128,327,328 差動増幅回路 129,329 電圧電流変換回路 201 Ｐ型シリコン基板 202 Ｎウェル 203 Ｎ拡散層 204 Ｐ拡散層 205 Ｐ拡散層
タ 104,108,110,111,112,116,118,119,304,308,310,311,31
2,316,318,319 抵抗 105,305 第２の信号入力端子 109,117,120,309,317,320 演算増幅器 113,313 第３の信号入力端子 122,322 ＮＭＯＳトランジスタ 123,323 信号出力端子 124,125,126,324,325,326 電流電圧変換回路 127,128,327,328 差動増幅回路 129,329 電圧電流変換回路 201 Ｐ型シリコン基板 202 Ｎウェル 203 Ｎ拡散層 204 Ｐ拡散層 205 Ｐ拡散層
Claims (1)
- 【請求項１】 半導体基板に、第１の電流信号がエミッ
タ端子に入力されるベース端子及びコレクタ端子が接地
された第１のバイポーラトランジスタと、第２の電流信
号がエミッタ端子に入力されるベース端子及びコレクタ
端子が接地された第２のバイポーラトランジスタと、第
３の電流信号がエミッタ端子に入力されるベース端子及
びコレクタ端子が接地された第３のバイポーラトランジ
スタと、前記第１のバイポーラトランジスタ及び前記第
２のバイポーラトランジスタのエミッタ端子より出力さ
れる電圧信号が入力される第１の差動増幅器と、前記第
３のバイポーラトランジスタのエミッタ端子及び前記第
１の差動増幅器より出力される電圧信号が入力される第
２の差動増幅器と、ベース端子及びコレクタ端子が接地
された第４のバイポーラトランジスタと、ドレイン端子
が出力端子に接続され、且つソース端子が前記第４のバ
イポーラトランジスタのエミッタ端子に接続されたＭＯ
Ｓトランジスタと、非反転入力端子に前記第２の差動増
幅器の出力端子を接続し、反転入力端子に前記第４のバ
イポーラトランジスタのエミッタ端子と前記ＭＯＳトラ
ンジスタのソース端子を接続し、出力端子に前記ＭＯＳ
トランジスタのゲート端子が接続された演算増幅器とを
備え、前記第１，第２，第３，第４のバイポーラトラン
ジスタは、コレクタに相当する前記半導体基板と、前記
半導体基板上に選択的に形成され、ベースに相当する前
記半導体基板と異なる導電型の第１の拡散層と、前記第
１の拡散層上方に選択的に形成され、エミッタに相当す
る前記半導体基板と同型導電型である第２の拡散層とか
ら構成されていることを特徴とする乗除算回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11001946A JP2000201033A (ja) | 1999-01-07 | 1999-01-07 | 乗除算回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11001946A JP2000201033A (ja) | 1999-01-07 | 1999-01-07 | 乗除算回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2000201033A true JP2000201033A (ja) | 2000-07-18 |
Family
ID=11515790
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11001946A Withdrawn JP2000201033A (ja) | 1999-01-07 | 1999-01-07 | 乗除算回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2000201033A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2002052737A1 (fr) * | 2000-12-22 | 2002-07-04 | Niigata Seimitsu Co., Ltd. | Circuit de limitation |
| JP2007221627A (ja) * | 2006-02-20 | 2007-08-30 | Seiko Epson Corp | 発振回路、物理量トランスデューサ及び振動ジャイロセンサ |
| JP2011172228A (ja) * | 2010-02-18 | 2011-09-01 | Ls Industrial Systems Co Ltd | 定電流ベースの電力線通信システム |
| KR101845229B1 (ko) | 2018-02-13 | 2018-04-04 | 주식회사 우진엔텍 | 전자회로의 입력신호 제어용 곱셈 연산기 장치 |
-
1999
- 1999-01-07 JP JP11001946A patent/JP2000201033A/ja not_active Withdrawn
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2002052737A1 (fr) * | 2000-12-22 | 2002-07-04 | Niigata Seimitsu Co., Ltd. | Circuit de limitation |
| US7368981B2 (en) | 2000-12-22 | 2008-05-06 | Niigata Seimitsu Co., Ltd. | Limit circuit |
| JP2007221627A (ja) * | 2006-02-20 | 2007-08-30 | Seiko Epson Corp | 発振回路、物理量トランスデューサ及び振動ジャイロセンサ |
| JP2011172228A (ja) * | 2010-02-18 | 2011-09-01 | Ls Industrial Systems Co Ltd | 定電流ベースの電力線通信システム |
| KR101845229B1 (ko) | 2018-02-13 | 2018-04-04 | 주식회사 우진엔텍 | 전자회로의 입력신호 제어용 곱셈 연산기 장치 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20060307 |