KR101845229B1 - 전자회로의 입력신호 제어용 곱셈 연산기 장치 - Google Patents

전자회로의 입력신호 제어용 곱셈 연산기 장치 Download PDF

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김종호
최규식
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주식회사 우진엔텍
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Abstract

본 발명은 전자회로의 입력신호 제어용 곱셈 연산기 장치에 관한 것으로서, 더욱 상세하게는 선형대수 값을 ln 값으로 변환시켜주는 대수변환회로와, ln으로 변환된 값을 더해주는 가산기회로와, 가산기회로의 값을 반전시켜주는 반전증폭기회로와, ln 결과를 선형대수로 변환시켜주기 위한 역대수변환회로와, 두 입력신호의 곱한 값과 동일한 출력 값을 갖도록 하는 비반전증폭기회로로 구성되는 곱셈 연산기 장치를 통해 원자력발전소의 원자로의 출력을 제어하는 노외 중성자속 감시계통이나 제어봉 제어계통 또는 연계논리 계통과 같은 발전소 제어를 위한 주요 계통의 신호를 취득하고 분석하여 전자부품 및 회로의 이상 유무를 확인할 수 있고, 연산증폭기를 이용하되 입력신호를 대수함수나 지수함수의 성격을 가진 극히 좁고 안정된 범위에 적합하도록 신호를 처리하여 곱셈 연산을 수행함으로써, 정확도를 향상시킬 수 있으며, 반도체 소자의 비선형적인 요인을 제거함으로써, 전자회로에서의 정확한 곱셈과 곱셈 연산의 우수한 선형성을 확보하여 정당성을 입증할 수 있고, 곱셈 연산기 장치의 특성을 검증하기 위해 적합한 각종 부품 값을 부여하고 시뮬레이션 하여 광범위에 걸친 곱셈이라도 결과 값이 이론값과 일치하는 것을 곱셈 연산기의 성능을 통해 확인할 수 있는 효과가 있다.

Description

전자회로의 입력신호 제어용 곱셈 연산기 장치{Multiplication operator apparatus for input signal control of electronic circuit}
본 발명은 선형대수 값을 ln 값으로 변환시켜주는 대수변환회로와, ln으로 변환된 값을 더해주는 가산기회로와, 가산기회로의 값을 반전시켜주는 반전증폭기회로와, ln 결과를 선형대수로 변환시켜주기 위한 역대수변환회로와, 두 입력신호의 곱한 값과 동일한 출력 값을 갖도록 하는 비반전증폭기회로로 구성되는 곱셈 연산기 장치를 통해 원자력발전소의 원자로의 출력을 제어하는 노외 중성자속 감시계통이나 제어봉 제어계통 또는 연계논리 계통과 같은 발전소 제어를 위한 주요 계통의 신호를 취득하고 분석하여 전자부품 및 회로의 이상 유무를 확인할 수 있고, 연산증폭기를 이용하되 입력신호를 대수함수나 지수함수의 성격을 가진 극히 좁고 안정된 범위에 적합하도록 신호를 처리하여 곱셈 연산을 수행함으로써, 정확도를 향상시킬 수 있으며, 반도체 소자의 비선형적인 요인을 제거함으로써, 전자회로에서의 정확한 곱셈과 곱셈 연산의 우수한 선형성을 확보하여 정당성을 입증할 수 있고, 곱셈 연산기 장치의 특성을 검증하기 위해 적합한 각종 부품 값을 부여하고 시뮬레이션 하여 광범위에 걸친 곱셈이라도 결과 값이 이론값과 일치하는 것을 곱셈 연산기의 성능을 통해 확인할 수 있는 전자회로의 입력신호 제어용 곱셈 연산기 장치에 관한 기술이다.
전자회로에서 필요에 따라 신호처리를 하는 방법으로서 신호를 키우거나 축소하기도 하고, 두 신호를 더하거나 빼기도 하며, 또는 미분하거나 적분하기도 한다. 그런데 두 개의 아날로그 신호를 곱하거나 나누는 일은 정확성을 기하는 데에 많은 어려움을 겪게 된다.
원자력발전소의 경우, 원자로의 출력을 제어하는 노외 중성자속 감시계통이나 제어봉 제어계통 또는 연계논리 계통 등 발전소 제어를 위한 주요 계통의 신호를 취득하고 분석하여 전자부품 및 회로의 이상 유무를 확인하고자 할 때, 계통에 구성된 결합카드에서 입력되는 두 개의 신호 중에서 조건에 맞는 신호를 선별하는 과정에서 곱셈 연산기가 필요하다.
그런데 두 신호의 곱셈을 위한 회로는 길버트가 이극접합 트랜지스터를 이용하여 셀 곱셈구조에 근거한 곱셈기를 제시한 이래 FET 또는 MOSFET, CMOS 등을 이용한 곱셈 연산기들이 제시되었다. 또 연산증폭기(Operational Amplifier)를 이용한 곱셈회로와 나눗셈회로가 제시된 바 있다. 그리고 각종 곱셈기 칩과 연산증폭기를 이용한 곱셈기 회로도 등장하였다. 이들의 핵심 기술을 살펴보면 반도체의 대수(Logarithm)적인 특성과 지수(Exponential)적인 특성을 이용하였고, 상세하게는 두 개의 입력신호를 곱하기 위해 대수적으로 더하여 선형적인 곱셈을 수행하는 방식이었다.
곱셈기 회로에서 중요한 것은 곱셈이 정확해야 된다는 것과 곱셈 연산의 선형성이 우수해야 된다는 것이다. 그런데 이극접합 트랜지스터, FET, MOSFET, CMOS 등의 반도체는 신호특성이 비선형적이기 때문에, 또한 대수 함수적이거나 지수함수적인 특성에 맞는 범위가 극히 좁아서 곱셈 연산 값이 정확하지 않다는 단점이 있다. 예를 들어 ln2 + ln 3 = ln 6의 관계에서 기존 개발품의 회로 시뮬레이션에 의하면 ln2 값과 ln3의 값을 각각 구하여 더한 값과 ln6을 계산한 결과가 다르게 나타난다. 곱셈의 범위를 넓히면, 이에 따라 어느 범위에서는 오차가 작아지지만 어느 범위에서는 매우 커져서 곱셈 연산기의 역할에 큰 제약이 발생한다. 그러므로 구성된 회로를 이용하여 광범위한 곱셈 연산기의 정확한 결과 값을 획득하기가 어렵다.
한편, 연산증폭기를 이용하게 되면 좀 더 참값에 근사한 값을 구할 수 있으나, 증폭기 자체의 민감성 때문에 동작범위가 좁아지고 옵세트 전압이 큰 영향을 미치게 되어, 이 또한 정확성을 기하기 어렵다. 이처럼 이론상으로는 곱셈이 간단해보이나 실제로는 소자의 비선형성에 의하여 정확한 값을 구하기가 쉽지 않다.
길버트 이론에 의한 곱셈법에 의하면, 전자회로에서 입력신호 중의 하나인 V1 신호가 차동증폭기를 구성하는 Q1, Q2의 베이스 쪽으로 입력된다면, 그 출력은 도 1에 도시한 바와 같이 Vo+와 Vo-의 신호차이이다. 입력 측과 출력 측 사이에 있는 Q1, Q2의 컬렉터는 4개 트랜지스터의 교차 결합을 이루며, V1 신호에 의하여 구동된다. 길버트 셀의 작동을 관찰하기 위해 우선 V1이 충분히 커서 Q3, Q5가 turn on 되고 Q6의 베이스 전압이 충분히 낮아서 Q4, Q6가 turn off 되는 경우를 관찰해보면 Q3, Q5가 닫힌 스위치(Closed switch) 역할을 하므로 Q1은 R1으로 연결되고 Q2는 R2로 연결된다. 즉, 이는 출력 측에서 취하는 대표적인 차동증폭기 형태를 취하는 것이다. 이것을 우리는 Vo 단말이라 한다.
그 다음에 입력이 반대가 되었을 때에 특히 Q6 베이스 쪽의 전압이 충분히 크다고 가정하면 Q4, Q6가 turn on 되고, 반면 Q3, Q5는 turn off 된다. 이제는 Q4, Q6가 닫힌 스위치 역할을 한다는 것을 관찰할 수 있다. 그러므로 Q1은 R2에 접속되고 Q2는 R1에 접속된다. 이 또한 차동증폭기 형상을 하고 있으나, 단지 출력이 앞의 경우와는 반대로 교차된다. 즉 출력이 전과 동일하나 값은 반대이다. 이는 -1이라는 인자를 곱한 것과 같은 효과를 낸다.
길버트 셀의 전체적인 기능을 보면 시간영역에서 두 신호를 곱하는 것이다. V1과 V2를 +1 또는 -1로 곱하는 것이다. 이것이 곱셈 또는 변조인 것이다. 길버트 셀은 또한 능동 변조기로서 차동증폭기의 이득 때문에 출력이 증폭된다. 이들은 변조시키기도 하고 증폭시키기도 하는 것이다. 여기서는 이극접합 트랜지스터의 예를 들어서 설명하였으나, FET, MOSFET, CMOS 등을 이용하여 다양한 곱셈기를 만들 수도 있다. 그러나 반도체의 특성곡선이 취급범위가 넓어지면 선형성을 완벽하게 보증할 수 없기 때문에 정확한 곱셈 연산기를 만들기가 쉽지 않은 것이다.
그러므로 대수변환회로, 가산기회로, 반전증폭기회로, 역대수변환회로, 비반전증폭기회로로 구성되는 곱셈 연산기 장치를 통해 원자력발전소의 원자로의 출력을 제어하는 노외 중성자속 감시계통이나 제어봉 제어계통 또는 연계논리 계통과 같은 발전소 제어를 위한 주요 계통의 신호를 취득하고 분석하여 전자부품 및 회로의 이상 유무를 확인할 수 있고, 연산증폭기를 이용하되 입력신호를 대수함수나 지수함수의 성격을 가진 극히 좁고 안정된 범위에 적합하도록 신호를 처리하여 곱셈 연산을 수행하므로 정확도를 향상시킬 수 있으며, 반도체 소자의 비선형적인 요인을 제거하여 주므로 전자회로에서의 정확한 곱셈과 곱셈 연산의 우수한 선형성을 확보하여 정당성을 입증할 수 있는 전자회로의 입력신호 제어용 곱셈 연산기 장치의 개발이 절실히 요구되고 있는 실정이다.
KR 10-2011-00060169(2011. 1. 20)
본 발명은 상기와 같은 문제점을 해결하기 위하여 착상된 것으로서, 선형대수 값을 ln 값으로 변환시켜주는 대수변환회로와, ln으로 변환된 값을 더해주는 가산기회로와, 가산기회로의 값을 반전시켜주는 반전증폭기회로와, ln 결과를 선형대수로 변환시켜주기 위한 역대수변환회로와, 두 입력신호의 곱한 값과 동일한 출력 값을 갖도록 하는 비반전증폭기회로로 구성되는 곱셈 연산기 장치를 통해 원자력발전소의 원자로의 출력을 제어하는 노외 중성자속 감시계통이나 제어봉 제어계통 또는 연계논리 계통과 같은 발전소 제어를 위한 주요 계통의 신호를 취득하고 분석하여 전자부품 및 회로의 이상 유무를 확인할 수 있는 전자회로의 입력신호 제어용 곱셈 연산기 장치를 제공하는데 그 목적이 있다.
본 발명의 다른 목적은 연산증폭기를 이용하되 입력신호를 대수함수나 지수함수의 성격을 가진 극히 좁고 안정된 범위에 적합하도록 신호를 처리하여 곱셈 연산을 수행함으로써, 정확도를 향상시킬 수 있는 전자회로의 입력신호 제어용 곱셈 연산기 장치를 제공하는데 있다.
본 발명의 다른 목적은 반도체 소자의 비선형적인 요인을 제거함으로써, 전자회로에서의 정확한 곱셈과 곱셈 연산의 우수한 선형성을 확보하여 정당성을 입증할 수 있는 전자회로의 입력신호 제어용 곱셈 연산기 장치를 제공하는데 있다.
본 발명의 다른 목적은 곱셈 연산기 장치의 특성을 검증하기 위해 적합한 각종 부품 값을 부여하고 시뮬레이션 하여 광범위에 걸친 곱셈이라도 결과 값이 이론값과 일치하는 것을 곱셈 연산기의 성능을 통해 확인할 수 있는 전자회로의 입력신호 제어용 곱셈 연산기 장치를 제공하는데 있다.
상기 목적을 달성하기 위한 본 발명의 바람직한 일실시예에 따른 전자회로의 입력신호 제어용 곱셈 연산기 장치는 두 입력신호를 동일한 특성을 가진 두개의 ln 변환회로를 거쳐서 자연대수 값을 얻을 수 있는 대수변환 회로와; 상기 대수변환 회로에 의해 ln 값으로 변환된 두 변환 값을 가산기를 통하여 더하는 가산기 회로와; 상기 가산기 회로에서 구한 값을 음(-)의 값을 필요로 하는 역대수변환회로에 보내기 위해 역변환기의 입력조건에 맞도록 신호를 반전시키고, 역대수변환회로의 좁은 범위에 맞는 신호로 변환시키기 위해 이득을 조정하는 반전증폭기 회로와; 상기 반전증폭기 회로를 거친 ln 값을 역대수변환회로를 통하여 선형대수 값으로 변환시켜주는 역대수변환 회로와; 상기 역대수변환 회로를 거치면서 변환된 선형대수 값을 본래의 곱셈에 맞는 선형대수의 값으로 얻기 위해 조정하고, 이 값이 두 입력신호를 곱한 최종 값으로 출력되게 하는 비반전증폭기 회로; 를 포함함을 특징으로 한다.
상기 본 발명에 있어서, 상기 대수변환 회로는 연산증폭기 U1, U2, 트랜지스터 Q1, Q2, 저항 R1, R3으로 이루어지며, 입력전압 V1에 대한 대수변환회로의 출력전압
Figure 112018015513389-pat00001
이고, 입력 전압 V2에 대한 대수변환회로의 출력전압은
Figure 112018015513389-pat00002
인 것을 포함함을 특징으로 한다.
상기 본 발명에 있어서, 상기 가산기 회로는 연산증폭기 U3, 저항 R2, R4, R5로 이루어지며, 가산기의 출력 값(Va)은 ln 합이며,
Figure 112018015513389-pat00003
인 것을 포함함을 특징으로 한다.
상기 본 발명에 있어서, 상기 반전증폭기 회로는 연산증폭기 U4, 저항 R6, R7로 이루어지며, 반전증폭기 회로의 출력(v)은
Figure 112018015513389-pat00004
Figure 112018015513389-pat00005
인 것을 포함함을 특징으로 한다.
상기 본 발명에 있어서, 상기 역대수변환 회로는 연산증폭기 U5, 트랜지스터 Q3, 저항 R8로 이루어지며, 입력신호를 선형적으로 변환시켜주기 위한 전압의 범위가 좁아서 입력신호의 범위가 좁고, 출력신호의 크기도 작은 것을 포함함을 특징으로 한다.
상기 본 발명에 있어서, 상기 비반전증폭기 회로는 연산증폭기 U6, 저항 R9, R10, R11로 이루어지며, 비반전증폭기 회로에서의 출력 전압 V0은
Figure 112018015513389-pat00006
인데, 여기서, 증폭기의 증폭률 A는
Figure 112018015513389-pat00007
이고, IEO는 트랜지스터의 베이스-에미터간 역포화전류인 것을 포함함을 특징으로 한다.
상술한 바와 같이, 본 발명인 전자회로의 입력신호 제어용 곱셈 연산기 장치는 다음과 같은 효과를 가진다.
첫째, 본 발명은 선형대수 값을 ln 값으로 변환시켜주는 대수변환회로와, ln으로 변환된 값을 더해주는 가산기회로와, 가산기회로의 값을 반전시켜주는 반전증폭기회로와, ln 결과를 선형대수로 변환시켜주기 위한 역대수변환회로와, 두 입력신호의 곱한 값과 동일한 출력 값을 갖도록 하는 비반전증폭기회로로 구성되는 곱셈 연산기 장치를 통해 원자력발전소의 원자로의 출력을 제어하는 노외 중성자속 감시계통이나 제어봉 제어계통 또는 연계논리 계통과 같은 발전소 제어를 위한 주요 계통의 신호를 취득하고 분석하여 전자부품 및 회로의 이상 유무를 확인할 수 있다.
둘째, 본 발명은 연산증폭기를 이용하되 입력신호를 대수함수나 지수함수의 성격을 가진 극히 좁고 안정된 범위에 적합하도록 신호를 처리하여 곱셈 연산을 수행함으로써, 정확도를 향상시킬 수 있다.
셋째, 본 발명은 반도체 소자의 비선형적인 요인을 제거함으로써, 전자회로에서의 정확한 곱셈과 곱셈 연산의 우수한 선형성을 확보하여 정당성을 입증할 수 있다.
넷째, 본 발명은 곱셈 연산기 장치의 특성을 검증하기 위해 적합한 각종 부품 값을 부여하고 시뮬레이션 하여 광범위에 걸친 곱셈이라도 결과 값이 이론값과 일치하는 것을 곱셈 연산기의 성능을 통해 확인할 수 있다.
도 1은 길버트 셀을 회로로 나타낸 도면.
도 2는 본 발명의 일실시예에 따른 전자회로의 입력신호 제어용 곱셈 연산기 장치의 구성을 나타낸 블럭도.
도 3은 본 발명의 일실시예에 따른 전자회로의 입력신호 제어용 곱셈 연산기 장치의 구성을 나타낸 전체 회로도.
도 4는 본 발명의 일실시예에 따른 전자회로의 입력신호 제어용 곱셈 연산기 장치의 구성 중 대수변환 회로를 나타낸 도면.
도 5는 본 발명의 일실시예에 따른 전자회로의 입력신호 제어용 곱셈 연산기 장치의 구성 중 가산기 회로를 나타낸 도면.
도 6은 본 발명의 일실시예에 따른 전자회로의 입력신호 제어용 곱셈 연산기 장치의 구성 중 반전증폭기 회로를 나타낸 도면.
도 7은 본 발명의 일실시예에 따른 전자회로의 입력신호 제어용 곱셈 연산기 장치의 구성 중 역대수변환 회로를 나타낸 도면.
도 8은 본 발명의 일실시예에 따른 전자회로의 입력신호 제어용 곱셈 연산기 장치의 구성 중 비반전증폭기 회로를 나타낸 도면.
도 9는 본 발명의 일실시예에 따른 대수변환 회로에서 x축을 선형대수로 표시한 대수변환파형을 나타낸 도면.
도 10은 본 발명의 일실시예에 따른 대수변환 회로에서 x축을 로그스케일로 표시한 대수변환파형을 나타낸 도면.
도 11은 본 발명의 일실시예에 따른 가산기 회로에서 x축을 로그스케일로 표시한 가산기의 출력을 나타낸 도면.
도 12는 본 발명의 일실시예에 따른 반전증폭기 회로에서 x축을 로그스케일로 표시한 반전증폭기 출력을 나타낸 도면.
도 13은 본 발명의 일실시예에 따른 역대수변환 회로에서 x축이 선형대수 스케일인 역대수 출력을 나타낸 도면.
도 14는 본 발명의 일실시예에 따른 비반전증폭기 회로에서 x축이 선형대수 스케일인 최종 출력을 나타낸 도면.
이하 첨부된 도면과 함께 본 발명의 바람직한 실시예를 살펴보면 다음과 같은데, 본 발명을 설명함에 있어서 관련된 공지기술 또는 구성에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우에는 그 상세한 설명은 생략할 것이며, 후술되는 용어들은 본 발명에서의 기능을 고려하여 정의된 용어들로서 이는 사용자, 운용자의 의도 또는 관례 등에 따라 달라질 수 있으므로, 그 정의는 본 발명인 전자회로의 입력신호 제어용 곱셈 연산기 장치를 설명하는 본 명세서 전반에 걸친 내용을 토대로 내려져야 할 것이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 일실시예에 따른 전자회로의 입력신호 제어용 곱셈 연산기 장치를 상세하게 설명한다.
도 2는 본 발명의 일실시예에 따른 전자회로의 입력신호 제어용 곱셈 연산기 장치의 구성을 나타낸 블록도이고, 도 3은 본 발명의 일실시예에 따른 전자회로의 입력신호 제어용 곱셈 연산기 장치의 구성을 나타낸 전체 회로도이며, 도 4는 본 발명의 일실시예에 따른 전자회로의 입력신호 제어용 곱셈 연산기 장치의 구성 중 대수변환 회로를 나타낸 도면이고, 도 5는 본 발명의 일실시예에 따른 전자회로의 입력신호 제어용 곱셈 연산기 장치의 구성 중 가산기 회로를 나타낸 도면이며, 도 6은 본 발명의 일실시예에 따른 전자회로의 입력신호 제어용 곱셈 연산기 장치의 구성 중 반전증폭기 회로를 나타낸 도면이고, 도 7은 본 발명의 일실시예에 따른 전자회로의 입력신호 제어용 곱셈 연산기 장치의 구성 중 역대수변환 회로를 나타낸 도면이며, 도 8은 본 발명의 일실시예에 따른 전자회로의 입력신호 제어용 곱셈 연산기 장치의 구성 중 비반전증폭기 회로를 나타낸 도면이다.
신호처리 회로에서 두 입력 신호의 곱셈 값이나 변조신호를 직접 구하는 것이 어려우므로 이 곱셈 값을 구하기 위해서는 연산증폭기를 이용한 가산기나 감산기를 이용하여 덧셈이나 뺄셈 연산을 수행하였고, 덧셈이나 뺄셈으로서 곱셈 값이나 나눗셈 값을 구하려는 목적으로 로그(Log)의 성질을 이용하였다.
Figure 112018015513389-pat00008
(1)
즉, 구하고자 하는 신호를 로그 값으로 변환시켜서 이들을 더하게 되면, 그 결과를 선형대수(Linear algebra)의 곱으로 얻을 수 있으며, 이 로그의 법칙을 이용하여 곱셈 연산기를 개발하였다. 단, 여기서는 편의상 상용대수 대신 자연대수(ln)를 사용하였다. 자연대수도 상기 식(1)의 관계가 동일하게 적용되기 때문이다.
도 2 내지 도 8에 도시한 바와 같이, 본 발명인 전자회로의 입력신호 제어용 곱셈 연산기 장치는 두 입력신호를 동일한 특성을 가진 두개의 ln 변환회로를 거쳐서 자연대수 값을 얻을 수 있는 대수변환 회로(10)와; 상기 대수변환 회로(10)에 의해 ln 값으로 변환된 두 변환 값을 가산기를 통하여 더하는 가산기 회로(20)와; 상기 가산기 회로(20)에서 구한 값을 음(-)의 값을 필요로 하는 역대수변환회로(40)에 보내기 위해 역변환기의 입력조건에 맞도록 신호를 반전시키고, 역대수변환회로(40)의 좁은 범위에 맞는 신호로 변환시키기 위해 이득을 조정하는 반전증폭기 회로(30)와; 상기 반전증폭기 회로(30)를 거친 ln 값을 역대수변환회로(40)를 통하여 선형대수 값으로 변환시켜주는 역대수변환 회로(40)와; 상기 역대수변환 회로(40)를 거치면서 변환된 선형대수 값을 본래의 곱셈에 맞는 선형대수의 값으로 얻기 위해 조정하고, 이 값이 두 입력신호를 곱한 최종 값으로 출력되게 하는 비반전증폭기 회로(50); 를 구비한다.
상기 본 발명인 전자회로의 입력신호 제어용 곱셈 연산기 장치를 구성하는 각 기술적 수단들의 기능을 설명하면 다음과 같다.
상기 대수변환 회로(10)는 선형대수 값을 ln 값으로 변환시켜주는 회로이며, 두 입력신호를 동일한 특성을 가진 두개의 ln 변환회로를 거쳐서 자연대수 값을 얻을 수 있는 것이다.
상기 가산기 회로(20)는 상기 대수변환 회로(10)에 의해 ln 값으로 변환된 두 변환 값을 가산기를 통하여 더하는 회로이며, 이는 ln으로 변환된 값을 더한 것이므로 선형대수를 곱한 것과 같은 것이다.
상기 반전증폭기 회로(30)는 상기 가산기 회로(20)에서 구한 값을 음(-)의 값을 필요로 하는 역대수변환회로(40)에 보내기 위해 역변환기의 입력조건에 맞도록 신호를 반전시키고, 역대수변환회로(40)의 좁은 범위에 맞는 신호로 변환시키기 위해 이득을 조정하는 것이다.
상기 역대수변환 회로(40)는 상기 반전증폭기 회로(30)를 거친 ln 값을 역대수변환회로(40)를 통하여 선형대수 값으로 변환시켜주는 회로이다. 이 회로는 입력신호를 선형적으로 변환시켜주기 위한 전압의 범위가 좁아서 입력신호의 범위가 좁고 또한 출력신호의 크기도 작다. 범위가 넓어지면 선형성을 상실하게 되므로 주의를 요하는 회로이다.
상기 비반전증폭기 회로(50)는 상기 역대수변환 회로(40)를 거치면서 변환된 선형대수 값을 본래의 곱셈에 맞는 선형대수의 값으로 얻기 위해 조정하는 회로이고, 이 값이 두 입력신호를 곱한 최종 값으로 출력되게 하는 것이다.
도 3은 전자회로의 입력신호 제어용 곱셈 연산기 장치의 구성을 나타낸 전체 회로도이며, 도 4 내지 도 8은 전체 회로도의 구성들인 대수변환 회로, 가산기 회로, 반전증폭기 회로, 역대수변환 회로, 비반전증폭기 회로이고, 상기 각 회로의 세세한 기능은 아래와 같이 설명하는 것이다.
상기 대수변환 회로(10)에서는, 도 4와 같이 연산증폭기 U1, 트랜지스터 Q, 저항 R1로 대수회로를 구성하여 입력전압 V1을 인가하면 트랜지스터에 흐르는 전류관계식은 다음과 같다.
Figure 112018015513389-pat00009
(2)
여기서, IEO는 트랜지스터의 베이스-에미터간 역포화전류로서 매우 작은 값이며, 본 발명에서 적용한 트랜지스터 2N2222의 경우, 그 값은 10nA이다. q는 전자 하나당의 전하량으로서
Figure 112018015513389-pat00010
이고 k는 볼쯔만 상수로서
Figure 112018015513389-pat00011
이다. 그리고 T는 절대온도로서 통상 T=300K로 적용한다. 이 값들을 적용하면
Figure 112018015513389-pat00012
이다. 이 때
Figure 112018015513389-pat00013
이므로 Vbe를 트랜지스터의 베이스-에미터간 순방향 전압이라 하고 이 관계를 방정식(2)의 ( )에 적용하여 대수변환기의 출력전압 V01을 구하면
Figure 112018015513389-pat00014
(3a)
와 같다. 이러한 관계는 동일한 회로를 적용하게 되는 입력 전압 V02에 대한 대수회로의 출력전압의 경우에도 동일하게 적용된다. 즉,
Figure 112018015513389-pat00015
(3b)
이다.
상기 가산기 회로(20)에서, 도 5는 연산증폭기 U3, 저항 R2, R4, R5로 이루어진 가산기 회로이다. 대수변환된 두 입력의 ln값을 더하는 회로로서 대수변환된 두 회로의 값을 반전입력 측으로 받아들여서 더하게 된다. 그런데 대수변환된 값은 본래의 이론적인 대수변환치에 비하여 극히 작은 값이므로 필요시 증폭시켜야 한다. 이 때 주의할 점은 연산증폭기 U3의 옵세트 출력전압이 존재해서는 안 된다.
가산기의 출력 값을 Va라 하고, 옵세트 출력전압 Voff가 존재하게 되면
Figure 112018015513389-pat00016
가 되어 회로에서
Figure 112018015513389-pat00017
가 되기 때문이다. 따라서 옵세트 출력전압 Voff를 상쇄시켜줄 전압 VR1을 가산기의 비반전입력 측에 인가해야 한다. R4=R2인 관계가 있으므로 Va는
Figure 112018015513389-pat00018
(4)
로 표현되고
Figure 112018015513389-pat00019
이므로
Figure 112018015513389-pat00020
항을 무시하여 정리하면
Figure 112018015513389-pat00021
이다. VR1의 크기는
Figure 112018015513389-pat00022
에서
Figure 112018015513389-pat00023
(5)
이어야 한다. 이 때 방정식(4)는
Figure 112018015513389-pat00024
(6)
로서 가산기의 출력은 ln 합이 된다.
상기 반전증폭기 회로(30)는 연산증폭기 U4, 저항 R6, R7로 이루어진 반전증폭 회로이다. 역대수변환회로에서는 입력 값이 음(-)의 값이어야 한다. 그런데 가산기의 결과 값이 보통 양(+)의 값이므로 이를 반전시킴과 동시에 필요시 이득조정을 해야 한다. 이 회로의 출력을 v라 하면
Figure 112018015513389-pat00025
Figure 112018015513389-pat00026
(7)
가 된다. 이때에도 상기 식을 만족시키기 위해 VR2의 값을 인가해주어야 하며, 그 값은 반전증폭기의 옵세트 전압이 된다.
상기 역대수변환 회로(40)는 연산증폭기 U5, 트랜지스터 Q3, 저항 R8로 이루어진 회로이다. 두 입력신호의 곱이 ln으로 변환된 값을 선형대수 값으로 환원하기 위해 역대수 역할을 해야 하는 회로로서 그 출력을 Vo'라 하면
Figure 112018015513389-pat00027
(8)
인 관계가 있다. 위의 방정식에 반전증폭기에서 구한 V의 값을 대입하여 정리하면
Figure 112018015513389-pat00028
(9)
R2=R5=R6=R7이라 하면
Figure 112018015513389-pat00029
Figure 112018015513389-pat00030
(10)
이때에도 V’off를 상쇄해줄 VR3가 필요한데, 그 값은
Figure 112018015513389-pat00031
(11)
이다.
상기 비반전증폭기 회로(50)는 연산증폭기 U6, 저항 R9, R10, R11로 이루어진 회로이다. 이는 출력 값을 조정하기 위한 비반전증폭기 회로이다. 선형적인 곱셈결과를 얻은 값을 증폭시켜서 완전한 최종 값을 얻는다. 비반전회로로 증폭기를 구성하여 원하는 값을 획득한다.
Figure 112018015513389-pat00032
(12)
가 되도록 증폭기의 증폭률 A를 결정해야 한다. 즉, 증폭기의 증폭률 A는
Figure 112018015513389-pat00033
(13)
에 의하여 결정되므로, 여기에 맞도록 R10, R11을 선택한다.
성능 평가에서 살펴보면, 개발된 회로의 성능을 시뮬레이션하기 위해 회로의 각 소자에 다음 표 1의 값을 적용하였다.
표 1. 부품의 회로 적용 값
components values components values
VCC +15V R1 100k
VEE -15V R2 10k
U1 LM208 R3 10k
U2 LM208 R4 10k
U3 LM208 R5 10k
U4 LM208 R6 10k
U5 LM208 R7 10k
U6 LM208 R8 2G
Q1 2N2222 R9 1k
Q2 2N2222 R10 55.5k
Q3 2N2222 R11 10k
본 발명에서 개발된 회로를 중점적으로 점검한 부분은 입력된 두 신호의 값이 출력에서 제대로 곱해진 선형대수의 값으로 출력되는가, 그리고 그 곱셈 연산이 선형적인가 이다. 두 신호입력으로서 V1입력은 0V서부터 10V까지 1mV씩 증가시키면서, 그리고 V2는 0.2V에서 1V까지 0.2V씩 증가시키면서 성능평가를 수행하였다.
도 9는 본 발명의 일실시예에 따른 대수변환 회로에서 x축을 선형대수로 표시한 대수변환파형을 나타낸 도면이고, 도 10은 본 발명의 일실시예에 따른 대수변환 회로에서 x축을 로그스케일로 표시한 대수변환파형을 나타낸 도면이다.
대수변환 회로를 거쳐서 대수로 변환된 파형은 도 9와 같으며, 좌표의 x축을 대수로 표시한 그래프는 도 1과 같다. 도 9와 도 10에서 확인할 수 있듯이, 두 입력의 대수변환파형이 선형적으로 출력되었다.
도 11은 본 발명의 일실시예에 따른 가산기 회로에서 x축을 로그스케일로 표시한 가산기의 출력을 나타낸 도면이다. 두 변환신호의 가산기의 출력결과는 도 11과 같다. 여기서도 좌표의 x축은 ln 스케일이다. 완벽한 선형성을 유지하고 있으나 출력 옵셋 전압을 보정해주어야 한다.
도 12는 본 발명의 일실시예에 따른 반전증폭기 회로에서 x축을 로그스케일로 표시한 반전증폭기 출력을 나타낸 도면이다. 역대수변환회로에서는 입력 값이 음(-)의 값을 가져야만 하므로 가산기의 출력 값을 반전시켜준다. 그 결과는 도 12와 같다. 모든 입력신호에 대해서 음의 값을 가지며, 선형성을 유지하였다. 이때에도 x 좌표는 ln 스케일이다.
도 13은 본 발명의 일실시예에 따른 역대수변환 회로에서 x축이 선형대수 스케일인 역대수 출력을 나타낸 도면이다. 반전증폭기에서 입력되는 대수변환 값을 선형대수 값으로 변환시켜 준다. 그 결과는 도 13과 같으며, 여기서 x 좌표는 ln 스케일이 아닌 선형스케일이다.
도 14는 본 발명의 일실시예에 따른 비반전증폭기 회로에서 x축이 선형대수 스케일인 최종 출력을 나타낸 도면이다.
역대수 출력은 트랜지스터의 특성을 이용하여 선형적으로 변환시키는 값이므로 통상 1.0V 이내의 작은 값이다. 이 출력 값을 증폭시켜서 원래 맞는 곱셈 값으로 변환시키기 위해 증폭하였다. 그 결과는 도 14와 같다. 그래프의 모양은 역대수출력의 모양과 동일하나 출력 값만 다르다. 도 14에서 확인할 수 있듯이, 입력신호와 출력신호 간에 완벽하게 선형성이 유지되었다.
상술한 바와 같은, 전자회로의 입력신호 제어용 곱셈 연산기 장치는 원자력발전소에서 원자로의 출력을 제어하는 노외 중성자속 감시계통이나 제어봉 제어계통 또는 연계논리 계통과 같은 발전소 제어를 위한 주요 계통의 신호를 취득하고 분석하여 전자부품 및 회로의 이상 유무를 확인하고자 하는 정비작업에서 적용할 수 있으므로 그 적용대상이 광범위하다.
본 발명은 상기 실시예에 한정되지 않고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 다양하게 수정 및 변경 실시할 수 있음은 이 기술 분야에서 통상의 지식을 가진 자라면 누구나 이해할 수 있을 것이다.
10 : 대수변환 회로 20 : 가산기 회로
30 : 반전증폭기 회로 40 : 역대수변환 회로
50 : 비반전증폭기 회로

Claims (6)

  1. 전자회로의 입력신호 제어용 곱셈 연산기 장치에 있어서,
    두 입력신호를 동일한 특성을 가진 두개의 ln 변환회로를 거쳐서 자연대수 값을 얻을 수 있는 대수변환 회로와;
    상기 대수변환 회로에 의해 ln 값으로 변환된 두 변환 값을 가산기를 통하여 더하는 가산기 회로와;
    상기 가산기 회로에서 구한 값을 음(-)의 값을 필요로 하는 역대수변환회로에 보내기 위해 역변환기의 입력조건에 맞도록 신호를 반전시키고, 역대수변환회로의 좁은 범위에 맞는 신호로 변환시키기 위해 이득을 조정하는 반전증폭기 회로와;
    상기 반전증폭기 회로를 거친 ln 값을 역대수변환회로를 통하여 선형대수 값으로 변환시켜주는 역대수변환 회로와;
    상기 역대수변환 회로를 거치면서 변환된 선형대수 값을 본래의 곱셈에 맞는 선형대수의 값으로 얻기 위해 조정하고, 이 값이 두 입력신호를 곱한 최종 값으로 출력되게 하는 비반전증폭기 회로; 를 포함함을 특징으로 하는 전자회로의 입력신호 제어용 곱셈 연산기 장치.
  2. 제 1항에 있어서,
    상기 대수변환 회로는 연산증폭기 U1, U2, 트랜지스터 Q1, Q2, 저항 R1, R3으로 이루어지며, 입력전압 V1에 대한 대수변환회로의 출력전압 V01은
    Figure 112018015513389-pat00034
    이고, 입력 전압 V2에 대한 대수변환회로의 출력전압은
    Figure 112018015513389-pat00035
    인 것을 포함함을 특징으로 하는 전자회로의 입력신호 제어용 곱셈 연산기 장치.
  3. 제 1항에 있어서,
    상기 가산기 회로는 연산증폭기 U3, 저항 R2, R4, R5로 이루어지며, 가산기의 출력 값(Va)은 ln 합이며,
    Figure 112018015513389-pat00036
    인 것을 포함함을 특징으로 하는 전자회로의 입력신호 제어용 곱셈 연산기 장치.
  4. 제 1항에 있어서,
    상기 반전증폭기 회로는 연산증폭기 U4, 저항 R6, R7로 이루어지며, 반전증폭기 회로의 출력(v)은
    Figure 112018015513389-pat00037
    Figure 112018015513389-pat00038
    인 것을 포함함을 특징으로 하는 전자회로의 입력신호 제어용 곱셈 연산기 장치.
  5. 제 1항에 있어서,
    상기 역대수변환 회로는 연산증폭기 U5, 트랜지스터 Q3, 저항 R8로 이루어지며, 입력신호를 선형적으로 변환시켜주기 위한 전압의 범위가 좁아서 입력신호의 범위가 좁고, 출력신호의 크기도 작은 것을 포함함을 특징으로 하는 전자회로의 입력신호 제어용 곱셈 연산기 장치.
  6. 제 1항에 있어서,
    상기 비반전증폭기 회로는 연산증폭기 U6, 저항 R9, R10, R11로 이루어지며, 비반전증폭기 회로에서의 출력 전압 V0은
    Figure 112018015513389-pat00039
    인데, 여기서, 증폭기의 증폭률 A는
    Figure 112018015513389-pat00040
    이고, IEO는 트랜지스터의 베이스-에미터간 역포화전류인 것을 포함함을 특징으로 하는 전자회로의 입력신호 제어용 곱셈 연산기 장치.
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