JP2007208613A - 自動利得制御回路及びそれを用いた受信装置 - Google Patents

Abstract

【課題】回路規模の増大を抑えつつ複数段の可変利得増幅器の対数表示した合成利得が利得制御信号に対して線形的な応答にさせるとともにその利得可変範囲を拡大させる。
【解決手段】入力信号のレベル増加に応じて利得が減少する前段部及び当該入力信号のレベル増加に応じて利得が増加する後段部を具備することで利得制御信号のレベルに応じた線形的な単体利得特性をそれぞれ示し、初段に入力された入力信号のレベルを増幅させた出力信号が最終段より得られる複数段の可変利得増幅器と、前記出力信号を帰還させた帰還信号のレベルに応じて下に凸から上に凸へと変化するレベル特性を有した前記利得制御信号を、各段の前記可変利得増幅器が具備する前記前段部へと段階的に供給することによって、前記複数段の可変利得増幅器の対数表示した合成利得が前記利得制御信号に対して線形的な応答となるべく制御を行う利得制御回路と、を有することとする。
【選択図】図３

Description

本発明は、自動利得制御回路及びそれを用いた受信装置に関する。

可変利得増幅器（以下、「ＶＧＡ（Variable Gain Amplifier）」と称する。）と、ＶＧＡの利得を制御を行うＶＧＡ制御回路と、によって主に構成される自動利得制御回路（以下、「ＡＧＣ(Automatic Gain Control)回路」と称する。）は、ラジオ受信装置やテレビ受信装置等といった電子機器において、アンテナ等で検出されてＶＧＡで増幅させる受信信号のレベルを、ＶＧＡの利得を自動的に帰還制御を行うことによって調整する目的に利用されている。尚、ＶＧＡとしては、一般的に、対数表示した利得が利得制御信号に対して線形的な応答を持つ、換言すると、デシベル量の利得制御信号に対して線形的な利得特性が得られる制御応答（以下、「利得の対数線形性」と称する。）が要求されている。例えば、この利得の対数線形性を実現することによって、利得制御信号の一定量ごとの変化に対して各ＶＧＡの利得損失を一定とすることができる。また、この場合では、利得損失を極力抑えつつ、複数段直列接続したＶＧＡの合成利得を可変制御できるようになる。

そこで、従来では、かかる利得の対数線形性の要求により、例えば、図２２に示すアッテネータを採用したＡＧＣ回路が提案されている（例えば、以下に示す非特許文献１、２を参照）。

図２２に示す従来のＡＧＣ回路は、１段目のＰＧＡ（Programmable Gain Amplifier）３００の入力側にアッテネータを設けて入力電圧ＶＩＮを予め減衰させてある。かかるアッテネータは、入力抵抗Ｒｓと、シャント抵抗としてそれぞれ機能する１０段並列接続したＰＭＯＳトランジスタＱ１〜Ｑ１０と、ＰＭＯＳトランジスタＱ１〜Ｑ１０を順にオフさせる制御を行うクリッピングアンプＣ１〜Ｃ１０と、によって構成される。尚、クリッピングアンプＣ１〜Ｃ１０は、その反転入力に制御電圧ＶＣの制御範囲内で等間隔に設定された基準電圧Ｖ１〜Ｖ１０がそれぞれ印加され、その非反転入力に制御電圧ＶＣがそれぞれ印加される。また、制御回路３０１は、ＰＧＡ３００の出力電圧ＶＯＵＴに基づいて、ＰＧＡ３００のゲイン設定用ビットＭＧＳ（Maximum Gain Select）と、クリッピングアンプＣ１〜Ｃ１０それぞれの非反転入力へと供給させる制御電圧ＶＣを生成する。

制御電圧ＶＣが、クリッピングアンプＣ１〜Ｃ１０の入力範囲内でレベル上昇するにつれて、クリッピングアンプＣ１〜Ｃ１０の出力Ａ１〜Ａ１０は、“０Ｖ”（ＰＭＯＳトランジスタＱ１〜Ｑ１０はオン）から、“コモン電圧ＶＣＭ−ＰＭＯＳトランジスタＱ１〜Ｑ１０の閾値電圧ＶＴ”（ＰＭＯＳトランジスタＱ１〜Ｑ１０はオフ）へとレベル上昇する。すなわち、制御電圧ＶＣのレベル上昇に伴ってＰＭＯＳトランジスタＱ１〜Ｑ１０がそれぞれオンからオフへと切り替わる際に、隣接した次のＰＭＯＳトランジスタＱ１〜Ｑ１０がオンからオフへと切り替わる。尚、図２３（ａ）は、図２２に示すクリッピングアンプＣ１〜Ｃ１０の制御電圧ＶＣ対出力電圧Ａ１〜Ａ１０の特性を示した図であり、図２３（ｂ）は、図２２に示すＰＭＯＳトランジスタＱ１〜Ｑ１０の制御電圧ＶＣ対利得減衰量（ｄＢ）の特性を示した図である。尚、ＰＭＯＳトランジスタＱ１〜Ｑ１０の各利得減衰量を“−４．５（ｄＢ）”に設定している。

このように、低レベルの制御電圧ＶＣの場合にはＰＭＯＳトランジスタＱ１〜Ｑ１０が全てオンし、一方、高レベルの制御電圧ＶＣの場合にはＰＭＯＳトランジスタＱ１〜Ｑ１０が全てオフする。従って、ＰＭＯＳトランジスタＱ１〜Ｑ１０は、制御電圧ＶＣのレベル上昇に伴って、入力抵抗Ｒｓと１０段並列接続のＰＭＯＳトランジスタＱ１〜Ｑ１０によって形成された全シャント抵抗値を線形的に減少させるように振る舞う。尚、図２３（ｃ）は、図２３（ｂ）に示したＰＭＯＳトランジスタＱ１〜Ｑ１０の各利得特性を合成したものであり、すなわち、図２２に示すアッテネータ全体の制御電圧ＶＣ対利得減衰量（ｄＢ）の特性を示す図である。ここで、図２３（ｃ）の特性図に示されるように、制御電圧ＶＣに対するアッテネータ全体の利得減衰量（ｄＢ）としては、全ＰＭＯＳトランジスタＱ１〜Ｑ１０が全てオンの場合の“−４５（ｄＢ）”から、全ＰＭＯＳトランジスタＱ１〜Ｑ１０が全てオフの場合の“０（ｄＢ）”まで、制御電圧ＶＣに対して略線形的に変化する利得の対数線形性が得られていることが分かる。

また、例えば、以下に示す特許文献１には、ＶＧＡを複数段直列接続するとともに、少なくとも初段のＶＧＡの入力側に低雑音増幅器を設けることで、利得可変範囲の拡大を目的とした技術が開示されているが、かかる技術は、利得の対数線形性に関して、何ら示唆も開示もされていない。
特開２００４−１２０３０６号公報 アナログデバイス社(ANALOG DEVICES)、"AD8367：500MHｚ、AGC検出器つきLinear-in-ｄB VGA（Dual,Variable-Gain Amplifier with Low-Noise Preamp）"、９頁、[online]、[2005年８月]、 [2006年２月１日検索]、インターネットURL: http://www.analog.com/UploadedFiles/Data_Sheets/477808511AD8367_a.pdf＞ テキサス・インスツルメンツ社(TEXAS INSTRUMENTS)、"VCA2616,VCA2611：ローノイズプリアンプと可変利得増幅器（Dual,Variable-Gain Amplifier with Low-Noise Preamp）"、14〜15頁、[online]、[2004年11月１日]、 [2006年２月１日検索]、インターネット＜URL:http://focus.ti.com/lit/ds/symlink/vca2616.pdf＞

ところで、図２２に示したＰＭＯＳトランジスタＱ１〜Ｑ１０それぞれでは、図２３（ｂ）に示すように、制御電圧ＶＣに対して対数的な利得減衰量の変化を示す動作範囲が非常に狭い範囲となっている。このため、従来のＡＧＣ回路全体の利得可変範囲を広げたい場合には、図２２に示した１０段並列接続のＰＭＯＳトランジスタＱ１〜Ｑ１０のように、シャント抵抗として機能させるトランジスタを数多く設けることが必要となる。また、複数のＶＧＡを直列接続させて更なる利得可変範囲の拡大を図りたい場合には、かかるトランジスタ個数の増大化の問題が顕著となる。このように、利得の対数線形性を得たいがためにアッテネータを利用する従来のＡＧＣ回路の仕組みでは、利得可変範囲を広げようとすると、回路規模を増大化せざるを得ないという課題があった。

また、図２２に示した従来のＡＧＣ回路のように、かかる利得の対数線形性を得たいがために、一旦アッテネータ（ＰＭＯＳトランジスタＱ１〜Ｑ１０）によって入力電圧を減衰させているので、アッテネータの出力を再び入力電圧の減衰分を補償すべく増幅させなければならない。このため、ＡＧＣ回路全体の利得可変範囲を広げたい場合には、アッテネータによって入力電圧ＶＩＮを一旦大きく減衰させた後に、アッテネータの出力をその分大きく増幅させることになる。このため、小振幅レベルの入力電圧ＶＩＮに含まれるノイズが大きくなるので、図２３（ｃ）に示すように、制御電圧ＶＣが減少するに従って、すなわち入力電圧ＶＩＮの振幅レベルが減少するに従って、ＮＦ（Noise Figure）の悪化によってダイナミックレンジが実質的に制限される恐れがあった。

前述した課題を解決する主たる本発明は、可変利得増幅器において増幅させる信号のレベルを当該可変利得増幅器の利得を帰還制御する自動利得制御回路において、入力信号のレベル増加に応じて利得が減少する前段部及び当該入力信号のレベル増加に応じて利得が増加する後段部を具備することで利得制御信号のレベルに応じた線形的な単体利得特性をそれぞれ示し、初段に入力された入力信号のレベルを増幅させた出力信号が最終段より得られる複数段の可変利得増幅器と、前記出力信号を帰還させた帰還信号のレベルに応じて下に凸から上に凸へと変化するレベル特性を有した前記利得制御信号を、各段の前記可変利得増幅器が具備する前記前段部へと段階的に供給することによって、前記複数段の可変利得増幅器の対数表示した合成利得が前記利得制御信号に対して線形的な応答となるべく制御を行う利得制御回路と、を有することとする。

本発明によれば、回路規模の増加化を抑えつつ且つダイナミックレンジの拡張を図りつつ、複数段の可変利得増幅器の対数表示した合成利得が利得制御信号に対して線形的な応答にさせるとともにその利得可変範囲を拡大可能な自動利得制御回路及びそれを用いた受信装置を提供することができる。

＜全体構成＞
＝＝＝受信装置の全体構成＝＝＝
図１は、本発明の一実施形態に係る受信装置１００の全体構成を示す図である。尚、図１に示す受信装置１００は、所定の変調処理（ＡＭ変調、ＦＭ変調等）がなされた電波信号（ラジオ放送信号、テレビ放送信号、ＧＰＳ衛星からのＧＰＳ信号等）を受信して所定の復調処理（ＡＭ復調、ＦＭ復調等）を実行した後、当該受信した電波信号が情報として有する音声情報や映像情報等を再生するための装置である。以下では、説明の具体性のために、受信装置１００がデジタルラジオ受信装置である場合を前提として説明するが、勿論、デジタルラジオ受信装置に限定されるものではなく、ＡＧＣ回路が搭載される全ての受信装置を本発明の対象とする。

アンテナ１０は、放送局からのラジオ放送信号を受信するアンテナである。ＲＦアンプ１１は、アンテナ１０において受信する様々なラジオ放送信号の中から、不図示の同調回路によって所望の受信周波数ｆ１のラジオ放送信号を選択し、それをＲＦ帯（無線周波数帯）のＲＦ信号へと変換すべく高周波増幅する増幅器である。

局所発振器１２、混合回路１３、ＢＰＦ１４は、本発明に係る『中間周波回路』の一実施形態である。局所発振器１２は、受信周波数ｆ１とは異なる発振周波数ｆ２の発振信号を生成する発振器である。混合回路１３は、ＲＦアンプ１１からのＲＦ信号と局所発振器１２からの発振信号とを混合させて、周波数成分（ｆ２−ｆ１）及び周波数成分（ｆ２＋ｆ１）の信号を生じさせる回路である。ＢＰＦ１４は、周波数成分（ｆ２−ｆ１）又は周波数成分（ｆ２＋ｆ１）のいずれか一方の周波数成分を有した信号、すなわちＩＦ信号（中間周波信号）を取り出すためのフィルタである。

ＶＧＡ１５ａ〜１５ｃ、ＡＤ変換器１６、ＤＳＰ１７、ＶＧＡ制御回路２０によって形成される帰還制御系は、本発明に係る『自動利得制御回路（以下、ＡＧＣ回路と称する。）』の一実施形態である。すなわち、前述の帰還制御系は、ＢＰＦ１４からのＩＦ信号のレベルを、ＶＧＡ１５ａ〜１５ｃの各利得を自動的に帰還制御を行うことによって調整するものである。

ＶＧＡ１５ａ〜１５ｃは、本発明に係る『可変利得増幅器』の一実施形態である。ＶＧＡ１５ａ〜１５ｃは、各単体利得が制御電流ＩＣ１〜ＩＣ３のレベルに応じて線形的な特性を有した増幅器（例えば、トランスコンダクタンスアンプ）を採用し、かかる特性を有した単体利得に従って、ＩＦ信号のレベルを所定レベルに増幅させた信号が最終段のＶＧＡ１５ｃより得られる。ＶＧＡ１５ａ〜１５ｃには、ＶＧＡ制御回路２０から、バイアス信号ＶＢ１〜ＶＢ３と制御電流ＩＣ１〜ＩＣ３（本発明に係る『利得制御信号』）とが供給される。

ＡＤ変換器１６は、最終段のＶＧＡ１５ｃから増幅出力されたアナログ量のＩＦ（Ａ）信号をデジタル量のＩＦ（Ｄ）信号へとＡＤ変換する回路である。ＤＳＰ１７は、ＡＤ変換器１６からのデジタル量のＩＦ（Ｄ）信号をもとに所定の復調処理や所定のアプリケーション処理を施す回路である。尚、ＤＳＰ１７が実行する所定の復調処理としては、例えば、ＡＭ変調されたラジオ放送信号の場合、ＢＦＯ（Beat Frequency Oscillator）周波数を混合させてＡＭ復調するためのデジタル処理のことである。また、ＤＳＰ１７が実行する所定のアプリケーション処理としては、例えば、音量調整処理、イフェクタ処理、イコライザ処理、Ｓメータ（シグナルメータ）２１に表示させる受信電界強度の算出処理等、といったデジタル処理のことである。また、ＤＳＰ１７は、ＶＧＡ制御回路２０の各種時定数の調整も行う。Ｄ級アンプ１８は、ＤＳＰ１７において所定の復調処理や所定のアプリケーション処理が施されたデジタル量のラジオ放送信号を増幅するデジタルアンプであり、その増幅後のラジオ放送信号がスピーカー１９を介して出力される。

ＶＧＡ制御回路２０は、本発明に係る『利得制御回路』の一実施形態であり、ＶＧＡ１５ａ〜１５ｃの各利得を制御を行う回路である。アンテナ１０で受信するラジオ放送信号は、図２に示すように、放送局の周波数チャンネル毎に広範囲（数μＶ〜数Ｖ）の電界強度を有するものである。また、アンテナ１０で受信するラジオ放送信号は、受信装置１００が搭載された自動車の移動による受信電界強度の変化やマルチパスノイズ等に起因して、様々なノイズ成分を有する場合がある。このため、ＶＧＡ制御回路２０は、アンテナ１０で受信したラジオ放送信号に応じてＶＧＡ１５ａ〜１５ｃの利得制御を行うことによって、様々な放送局のチャンネルに幅広く対応させてスピーカー１９から出力される信号の振幅レベルを一定とさせる目的や、また、受信したラジオ放送信号に含まれるノイズ成分を除去する目的で設けられる。

ＶＧＡ制御回路２０は、ＤＡ変換器２００、バイアス回路２１０（本発明に係る『バイアス回路』）、電流制御回路２２０（本発明に係る『利得制御信号生成回路』）を有する。

ＤＡ変換器２００は、ＡＤ変換器１６から出力されるデジタル量のＩＦ（Ｄ）信号をＤＳＰ１７より受信して、アナログ量の制御電圧ＤＡＣＩＮ（本発明に係る『帰還信号』）へ変換する回路である。すなわち、本実施形態のＶＧＡ制御回路２０は、ＡＤ変換器１６へ入力されるＩＦ（Ａ）信号の振幅レベルが適正な範囲内に収まるように、ＤＡ変換器２００を介してＶＧＡ１５ａ〜１５ｃの各利得を制御を行うものといえる。尚、ＤＡ変換器２００のビット階調が、ＶＧＡ１５ａ〜１５ｃの利得可変範囲を制限することになる。

バイアス回路２１０は、ＶＧＡ１５ａ〜１５ｃを動作可能とさせるためのバイアス信号ＶＢ１〜ＶＢ３や、電流制御回路２２０を動作可能とさせるためのバイアス信号ＶＲを生成する回路である。

電流制御回路２２０は、ＤＡ変換器２００からの制御電圧ＤＡＣＩＮに基づいて、ＶＧＡ１５ａ〜１５ｃの利得を制御を行うための制御電流ＩＣ１〜ＩＣ３（本発明に係る『利得制御信号』）を生成する回路である。すなわち、電流制御回路２２０は、制御電圧ＤＡＣＩＮのレベルに応じて、指数関数的な形状の『下に凸（１次微分が正、２次微分が正となる傾き）』から対数関数的な形状の『上に凸（１次微分が正、２次微分が負となる傾き）』へと変化するレベル特性を有した制御電流ＩＣ１〜ＩＣ３を、各段のＶＧＡ１５ａ〜１５ｃへと段階的に順次供給していくことによって、３段のＶＧＡ１５ａ〜１５ｃの対数表示した合成利得が制御電流ＩＣ１〜ＩＣ３に対して線形的な応答を持つべく制御を行う。

この結果、ＡＧＣ回路全体の回路規模を抑えつつ、ＶＧＡ１５ａ〜１５ｃの対数表示した合成利得が制御電流ＩＣ１〜ＩＣ３に対して線形的な応答を持つとともにその利得可変範囲を拡大させることが可能となる。尚、かかる効果は、利得可変範囲を容易に拡大させることができるが故に、ＤＡ変換器２００の少ないビット階調であっても所望の利得可変範囲を有したＡＧＣ回路を構成することができ、また、ＡＤ変換器１６へと入力可能なＩＦ信号の振幅レベルを容易に拡張させることもできる。すなわち、本発明に係るＡＧＣ回路は、広範囲の電界強度を有するラジオ放送信号を取り扱うＤＳＰ１７で構成されたデジタルラジオ受信装置用途に好適である。

＝＝＝ＶＧＡ制御回路とＶＧＡとの間の接続関係＝＝＝
図３は、図１に示したＡＧＣ回路において、ＶＧＡ制御回路２０と３段のＶＧＡ１５ａ〜１５ｃとの間の接続関係を説明するための図である。図３に示すＡＧＣ回路では、インピーダンスマッチングのために、１段目のＶＧＡ１５ａから２段目のＶＧＡ１５ｂの間にはバッファ４０ａ等を、２段目のＶＧＡ１５ｂと３段目のＶＧＡ１５ｃとの間にはバッファ４０ｂ等を、１段目のＶＧＡ１５ａの入力側には入力バッファ３０等を、３段目のＶＧＡ１５ｃの出力側には出力バッファ５０等を、それぞれ設けてある。尚、詳細は後述するが、入力バッファ３０は、オペアンプを用いた反転増幅回路で構成しており、また、その負帰還経路上には帰還回路３１が設けられる。

図３に示すように、３段のＶＧＡ１５ａ〜１５ｃは、入力された信号を対数変換する前段部１６０ａ〜１６０ｃとその対数変換させた信号を逆対数変換させて出力する後段部１７０ａ〜１７０ｃを具備した構成となっている。すなわち、３段のＶＧＡ１５ａ〜１５ｃは、いわゆるトランスコンダクタンスアンプを採用しており、制御電流ＩＣ１〜ＩＣ３の電流量の増加に応じて単体利得が線形的に増加する特性を持つことになる。なお、かかるＶＧＡ１５ａ〜１５ｃの単体利得の線形性を得るために、前段部１６０ａ〜１６０ｃは、入力電流の電流量が増加すると利得（コンダクタンスｇｍ）が減少するという対数関数的な特性（対数変換）を有する一方で、後段部１７０ａ〜１７０ｃは、前段部１６０ａ〜１６０ｃとは真逆な利得特性であって、入力電流の電流量が増加すると利得（コンダクタンスｇｍ）が増加するという指数関数的な特性（逆対数変換）を有する。

また、図３に示すように、電流制御回路２２０において生成された制御電流ＩＣ１〜ＩＣ３が、ＶＧＡ１５ａ〜１５ｃの入力側の前段部１６０ａ〜１６０ｃへと供給され、バイアス回路２１０において生成されたバイアス信号ＶＢ１〜ＶＢ３が、ＶＧＡ１５ａ〜１５ｃの出力側の後段部１７０ａ〜１７０ｃへと供給される。尚、電流制御回路２２０は、制御電流ＩＣ１〜ＩＣ３以外に制御電流ＩＣ４（本発明に係る『帰還量制御信号』）も生成しており、この制御電流ＩＣ４が帰還回路３１へと供給されてその帰還量の制御に用いられる。

ここで、例えば、図３に示した接続関係とは正反対となる場合として、電流制御回路２２０において生成された制御電流ＩＣ１〜ＩＣ３が、ＶＧＡ１５ａ〜１５ｃの出力側の後段部１７０ａ〜１７０ｃへと供給され、バイアス回路２１０において生成されたバイアス信号ＶＢ１〜ＶＢ３が、ＶＧＡ１５ａ〜１５ｃの入力側の前段部１６０ａ〜１６０ｃへと供給される場合を考える。すなわち、ＶＧＡ１５ａ〜１５ｃの入力側の前段部１６０ａ〜１６０ｃの利得が固定に設定され、ＶＧＡ１５ａ〜１５ｃの出力側の後段部１７０ａ〜１７０ｃの利得が逆対数変換される場合である。

かかる場合において、ＶＧＡ１５ａ〜１５ｃのダイナミックレンジを超えるような大振幅の入力信号ＩＮが入力されたとき、前段部１６０ａ〜１６０ｃの利得が固定されているがゆえに、入力信号ＩＮがクリップしやすくなる恐れがある。また、全体的な利得可変範囲の拡大を図るべく、ＶＧＡ１５ａ〜１５ｃの合成利得を大きくしたい場合には、１段目のＶＧＡ１５ａの入力側の前段部１６０ａの利得をあらかじめ大きく設定しておく必要があるので、入力信号ＩＮが更にクリップしやすくなる。一方、この大振幅の入力信号ＩＮのクリップの問題を解消すべく、ＶＧＡ１５ａ〜１５ｃの入力側の前段部１６０ａ〜１６０ｃの各利得を小さく固定に設定するという安易な対策をしてしまうと、ＶＧＡ１５ａ〜１５ｃでは入力側の前段部１６０ａ〜１６０ｃで利得を一旦絞った上で出力側の後段部１７０ａ〜１７０ｃで利得を再び大きくさせるということになるので、ＮＦの悪化によってダイナミックレンジが制限されるという新たな問題が引き起こされる。

一方、本発明では、図３に示したＶＧＡ制御回路２０とＶＧＡ１５ａ〜１５ｃの接続関係によって、ＶＧＡ１５ａ〜１５ｃの入力側の前段部１６０ａ〜１６０ｃの利得を対数変換によって可変制御し、一方、ＶＧＡ１５ａ〜１５ｃの出力側の後段部１７０ａ〜１７０ｃの利得を固定に設定するものである。すなわち、ＶＧＡ１５ａ〜１５ｃの入力側の前段部１６０ａ〜１６０ｃにおいて、入力信号ＩＮに比例した制御電流ＩＣ１〜ＩＣ３の電流量の増加に伴って利得が下がるように作用するため、ＶＧＡ１５ａ〜１５ｃのダイナミックレンジが実質的に拡大し、たとえ大振幅の入力信号ＩＮが入力された場合であってもクリップの防止が図られる。また、ＶＧＡ１５ａ〜１５ｃにおいては、入力側の前段部１６０ａ〜１６０ｃの利得を固定に設定するのではなく、入力信号ＩＮに比例した制御電流ＩＣ１〜ＩＣ３によって入力信号ＩＮに応じた適切な可変利得制御がなされることになるので、その分、ＮＦの改善が図られる。

＜ＡＧＣ回路の詳細＞
＝＝＝バイアス回路の詳細＝＝＝
図４は、本発明の一実施形態に係るバイアス回路２１０の構成を示す図である。
差動トランジスタ対２１１は、互いに相補的に動作させるＮＭＯＳトランジスタＭ３０、Ｍ３１で構成され、ＮＭＯＳトランジスタＭ３０、Ｍ３１のゲートが、かかる差動トランジスタ対２１１の差動入力となる。尚、ＮＭＯＳトランジスタＭ３０のゲートには、レギュレート電圧ＶＲＥＧを抵抗素子Ｒ３０、Ｒ３１による抵抗分圧器２１４によって分圧させた基準電圧ＶＡが印加され、一方、ＮＭＯＳトランジスタＭ３１のゲートには、カレントミラー回路２１５のＰＭＯＳトランジスタＭ４１と抵抗素子Ｒ３３の接続点の電圧ＶＢが印加される。

カレントミラー回路２１２は、所定のミラー比が各ＰＭＯＳトランジスタＭ３６、Ｍ３７に設定され、また、ＰＭＯＳトランジスタＭ３６と、ダイオード接続されたＰＭＯＳトランジスタＭ３７の双方のゲートを共通接続して構成され、差動トランジスタ対２１１の定電流負荷となる。

カレントミラー回路２１３は、所定のミラー比が各ＮＭＯＳトランジスタＭ３２〜Ｍ３５に設定され、また、ＮＭＯＳトランジスタＭ３３〜Ｍ３５と、ダイオード接続されたＮＭＯＳトランジスタＭ３２それぞれのゲートを共通接続して構成される。尚、ＮＭＯＳトランジスタＭ３３に流れるミラー電流が、差動トランジスタ対２１１のテール電流ＩＴとなる。このテール電流ＩＴは、差動トランジスタ対２１１において、ＮＭＯＳトランジスタＭ３０に流れる電流ＩＡとＮＭＯＳトランジスタＭ３１に流れる電流ＩＢとの合計電流となる。

カレントミラー回路２１５は、所定のミラー比が各ＰＭＯＳトランジスタＭ４０〜Ｍ４５に設定され、また、ＰＭＯＳトランジスタＭ４１〜Ｍ４５と、ダイオード接続されたＰＭＯＳトランジスタＭ４０それぞれのゲートを共通接続して構成される。尚、ＰＭＯＳトランジスタＭ３０に流れる電流ＩＡに応じて、ＰＭＯＳトランジスタＭ３８、ＮＭＯＳトランジスタＭ３９のオン電流が定まるが、特に、ＮＭＯＳトランジスタＭ３９のオン電流が、カレントミラー回路２１５におけるＰＭＯＳトランジスタＭ４０に流れる基準電流を定めることになる。また、ＰＭＯＳトランジスタＭ４０に流れる基準電流が、ＰＭＯＳトランジスタＭ４１に流れる電流を設定し、ひいては電圧ＶＢを設定することになる。よって、電圧ＶＡと電圧ＶＢは一定となり、その結果、カレントミラー回路２１５の各ＰＭＯＳトランジスタＭ４０〜Ｍ４５に流れるミラー電流は一定となる。

バイアス電圧出力部２１６は、ＰＭＯＳトランジスタＭ４２からの電流ＩＲが流れ、電流制御回路２２０のカレントミラー回路２２２に対して電流ＩＲを複製するためのバイアス電圧ＶＲを生成するダイオード接続されたＮＭＯＳトランジスタＭ４６と、ＰＭＯＳトランジスタＭ４３からの電流ＩＢ１が流れて、ＶＧＡ１５ａのカレントミラー回路１５３ａに対して電流ＩＢ１を複製するためのバイアス電圧ＶＢ１を生成するダイオード接続されたＮＭＯＳトランジスタＭ４７と、ＰＭＯＳトランジスタＭ４４からの電流ＩＢ２が流れて、ＶＧＡ１５ｂのカレントミラー回路１５３ｂに対して電流ＩＢ２を複製するためのバイアス電圧ＶＢ２を生成するダイオード接続されたＮＭＯＳトランジスタＭ４８と、ＰＭＯＳトランジスタＭ４５からの電流ＩＢ３が流れて、ＶＧＡ１５ｃのカレントミラー回路１５３ｃに対して電流ＩＢ３を複製するためのバイアス電圧ＶＢ３を生成するダイオード接続されたＮＭＯＳトランジスタＭ４９と、を有する。

＝＝＝電流制御回路の詳細＝＝＝
図５は、本発明の一実施形態に係る電流制御回路２２０の構成を示す図である。
抵抗分圧器２２１は、本発明に係る『基準信号生成回路』の一実施形態である。すなわち、抵抗分圧器２２１は、差動トランジスタ対２２３、２２５、２２７の各クロスポイントＣＰ１〜ＣＰ３を設定するための基準電圧Ｖ１、Ｖ２、Ｖ３（本発明に係る『基準信号』）を抵抗分圧によってそれぞれ生成する。具体的には、抵抗分圧器２２１は、電源電圧ＶＣＣと接地電圧ＧＮＤと間に抵抗素子Ｒ１〜Ｒ４を直列接続し、抵抗素子Ｒ１、Ｒ２間の電位をクロスポイントＣＰ１に対応する基準電圧Ｖ１、抵抗素子Ｒ２、Ｒ３間の電位をクロスポイントＣＰ２に対応する基準電圧Ｖ２、抵抗素子Ｒ３、Ｒ４間の電位をクロスポイントＣＰ３に対応する基準電圧Ｖ３を、それぞれ生成する。

尚、クロスポイントＣＰ１〜ＣＰ３とは、差動トランジスタ対２２３、２２５、２２７それぞれを構成する二つのトランジスタにおいて、それらの入力電圧対出力電流特性上の交差点のことを指している。換言すると、この二つのトランジスタの入力電圧対出力電流の特性は、下に凸から変曲点を経て上に凸へと切り替わる双曲線正接関数によって一般的には表現されるので、クロスポイントＣＰ１〜ＣＰ３は、この双曲線正接関数の変曲点に該当することになる。

カレントミラー回路２２２は、所定のミラー比が各ＮＭＯＳトランジスタＭ７〜Ｍ１２に設定され、また、ＮＭＯＳトランジスタＭ７〜Ｍ１２とバイアス回路２１０のダイオード接続されたＮＭＯＳトランジスタＭ４６の双方のゲートを共通接続して構成される。尚、ＮＭＯＳトランジスタＭ７、Ｍ９、Ｍ１１に流れるミラー電流が、差動トランジスタ対２２３、２２５、２２７の各テール電流Ｉ０となる。この各テール電流Ｉ０は、差動トランジスタ対２２３、２２５、２２７それぞれの各合計電流となる。また、ＮＭＯＳトランジスタＭ８、Ｍ１０、Ｍ１２に流れるミラー電流が、制御電流ＩＣ１〜ＩＣ３の下限電流量を定める下限電流ＩＬとなる。このように、カレントミラー回路２２２は、電流制御回路２２０全体のバイアス回路として機能する。

差動トランジスタ対２２３は、互いに相補的にオン・オフさせるＮＭＯＳトランジスタＭ１（本発明に係る『差動トランジスタ対の他方のトランジスタ』）並びにＮＭＯＳトランジスタＭ２（本発明に係る『差動トランジスタ対の一方のトランジスタ』）によって構成され、ＮＭＯＳトランジスタＭ１のゲート（本発明に係る『他方のトランジスタの制御電極』）とＮＭＯＳトランジスタＭ２のゲート（本発明に係る『一方のトランジスタの制御電極』）が、差動トランジスタ対２２３の差動入力となる。尚、ＮＭＯＳトランジスタＭ１のゲートには抵抗分圧器２２１からの基準電圧Ｖ１が印加され、一方、ＮＭＯＳトランジスタＭ２のゲートには、ＤＡ変換器２００からの制御電圧ＤＡＣＩＮに応じたゲート電圧ＶＧが印加される。よって、基準電圧Ｖ１は一定であるため、ゲート電圧ＶＧがレベル上昇するにつれて、ＮＭＯＳトランジスタＭ１に流れる電流Ｉ１は減少するとともにＮＭＯＳトランジスタＭ２に流れる電流Ｉ２は増加する。一方、ゲート電圧ＶＧがレベル降下するにつれて、ＮＭＯＳトランジスタＭ１に流れる電流Ｉ１は増加するとともにＮＭＯＳトランジスタＭ２に流れる電流Ｉ２は減少する。

カレントミラー回路２２４は、所定のミラー比が各ＰＭＯＳトランジスタ（Ｍ１３、Ｍ１４）並びに（Ｍ１９、Ｍ２０）に設定され、ＰＭＯＳトランジスタＭ１３と、ダイオード接続されたＰＭＯＳトランジスタＭ１４の双方のゲートを共通接続した上段カレントミラー部と、ＰＭＯＳトランジスタＭ２０と、ダイオード接続されたＰＭＯＳトランジスタＭ１９の双方のゲートを共通接続した下段カレントミラー部を直列接続して構成される。すなわち、カレントミラー回路２２４は、差動トランジスタ対２２３のＮＭＯＳトランジスタＭ２に流れる電流Ｉ２とＮＭＯＳトランジスタＭ８に流れる下限電流ＩＬの合計電流（Ｉ２＋ＩＬ）が、ＰＭＯＳトランジスタＭ１３、Ｍ１９に流れる。この結果、合計電流（Ｉ２＋ＩＬ）を複製したミラー電流がＰＭＯＳトランジスタＭ１４、Ｍ２０へと流れてＶＧＡ１５ａの制御電流ＩＣ１として取り出される。

差動トランジスタ対２２５は、互いに相補的に動作させるＮＭＯＳトランジスタＭ３、Ｍ４で構成され、ＮＭＯＳトランジスタＭ３、Ｍ４のゲートが、かかる差動トランジスタ対２２５の差動入力となる。尚、ＮＭＯＳトランジスタＭ３のゲートには抵抗分圧器２２１からの基準電圧Ｖ２が印加され、一方、ＮＭＯＳトランジスタＭ４のゲートには、ＤＡ変換器２００からの制御電圧ＤＡＣＩＮに応じたゲート電圧ＶＧが印加される。よって、基準電圧Ｖ２が一定であるため、ゲート電圧ＶＧがレベル上昇するにつれて、ＮＭＯＳトランジスタＭ３に流れる電流Ｉ３は減少するとともにＮＭＯＳトランジスタＭ４に流れる電流Ｉ４は増加する。一方、ゲート電圧ＶＧがレベル降下するにつれて、ＮＭＯＳトランジスタＭ３に流れる電流Ｉ３は増加するとともにＮＭＯＳトランジスタＭ４に流れる電流Ｉ４は減少する。

カレントミラー回路２２６は、所定のミラー比が各ＰＭＯＳトランジスタ（Ｍ１５、Ｍ１６）並びに（Ｍ２１、Ｍ２２）に設定され、ＰＭＯＳトランジスタＭ１５と、ダイオード接続されたＰＭＯＳトランジスタＭ１６の双方のゲートを共通接続した上段カレントミラー部と、ＰＭＯＳトランジスタＭ２２と、ダイオード接続されたＰＭＯＳトランジスタＭ２１の双方のゲートを共通接続した下段カレントミラー部を直列接続して構成される。すなわち、カレントミラー回路２２６は、差動トランジスタ対２２５のＮＭＯＳトランジスタＭ４に流れる電流Ｉ４とＮＭＯＳトランジスタＭ１０に流れる下限電流ＩＬの合計電流（Ｉ４＋ＩＬ）が、ＰＭＯＳトランジスタＭ１５、Ｍ２１に流れる。この結果、合計電流（Ｉ４＋ＩＬ）に応じたミラー電流がＰＭＯＳトランジスタＭ１６、Ｍ２２へと流れるとともに、ＶＧＡ１５ｂの制御電流ＩＣ２として取り出される。

差動トランジスタ対２２７は、互いに相補的に動作させるＮＭＯＳトランジスタＭ５、Ｍ６で構成され、ＮＭＯＳトランジスタＭ５、Ｍ６のゲートが、かかる差動トランジスタ対２２７の差動入力となる。尚、ＮＭＯＳトランジスタＭ５のゲートには抵抗分圧器２２１からの基準電圧Ｖ３が印加され、一方、ＮＭＯＳトランジスタＭ６のゲートには、ＤＡ変換器２００からの制御電圧ＤＡＣＩＮに応じたゲート電圧ＶＧが印加される。よって、基準電圧Ｖ３が一定であるため、ゲート電圧ＶＧがレベル上昇するにつれて、ＮＭＯＳトランジスタＭ５に流れる電流Ｉ５は減少するとともにＮＭＯＳトランジスタＭ６に流れる電流Ｉ６は増加する。一方、ゲート電圧ＶＧがレベル降下するにつれて、ＮＭＯＳトランジスタＭ５に流れる電流Ｉ５は増加するとともにＮＭＯＳトランジスタＭ６に流れる電流Ｉ６は減少する。

カレントミラー回路２２８は、所定のミラー比が各ＰＭＯＳトランジスタ（Ｍ１７、Ｍ１８）並びに（Ｍ２３、Ｍ２４）に設定され、ＰＭＯＳトランジスタＭ１７と、ダイオード接続されたＰＭＯＳトランジスタＭ１８の双方のゲートを共通接続した上段カレントミラー部と、ＰＭＯＳトランジスタＭ２４と、ダイオード接続されたＰＭＯＳトランジスタＭ２３の双方のゲートを共通接続した下段カレントミラー部を直列接続して構成される。すなわち、カレントミラー回路２２８は、差動トランジスタ対２２７のＮＭＯＳトランジスタＭ６に流れる電流Ｉ６とＮＭＯＳトランジスタＭ１２に流れる下限電流ＩＬの合計電流（Ｉ６＋ＩＬ）が、ＰＭＯＳトランジスタＭ１７、Ｍ２３に流れる。この結果、この合計電流（Ｉ６＋ＩＬ）に応じたミラー電流がＰＭＯＳトランジスタＭ１８、Ｍ２４へと流れるとともに、ＶＧＡ１５ｃの制御電流ＩＣ３として取り出される。

レベルシフト回路２２９は、抵抗素子Ｒ５とプルアップ抵抗Ｒ６によって、ＤＡ変換器２００からの制御電圧ＤＡＣＩＮをＮＭＯＳトランジスタＭ２、Ｍ４、Ｍ６の各ゲートに印加する前に、それらのゲート電圧ＶＧの許容レベルへとレベルシフトする回路である。また、レベルシフト回路２２９は、基準電圧Ｖ１〜Ｖ３との兼ね合いで、クロスポイントＣＰ１〜ＣＰ３の電圧レベルを設定する働きも持たせてある。

カレントミラー回路２３０は、所定のミラー比が各ＰＭＯＳトランジスタ（Ｍ２５、Ｍ２６）並びに（Ｍ２７、Ｍ２８）に設定され、ＰＭＯＳトランジスタＭ２５と、ダイオード接続されたＰＭＯＳトランジスタＭ２６の双方のゲートを共通接続した上段カレントミラー部と、ＰＭＯＳトランジスタＭ２８と、ダイオード接続されたＰＭＯＳトランジスタＭ２７の双方のゲートを共通接続した下段カレントミラー部を直列接続して構成される。すなわち、カレントミラー回路２３０は、差動トランジスタ対２２３のＮＭＯＳトランジスタＭ１に流れる電流Ｉ１とＮＭＯＳトランジスタＭ８に流れる下限電流ＩＬの合計電流（Ｉ１＋ＩＬ）が、ＰＭＯＳトランジスタＭ２６、Ｍ２８に流れる。この結果、合計電流（Ｉ１＋ＩＬ）を複製したミラー電流がＰＭＯＳトランジスタＭ２５、Ｍ２７へと流れて帰還回路３１の制御電流ＩＣ４として取り出される。

以上が電流制御回路２２０の詳細な構成の説明である。尚、電流制御回路２２０が生成する制御電流ＩＣ１〜ＩＣ３の特性について、図６、図７に示した特性図をもとに説明する。

まず、図６（ａ）は、横軸を制御電圧ＤＡＣＩＮのレベル（Ｖ）、縦軸を制御電圧ＤＡＣＩＮに応じた制御電流ＩＣ１〜ＩＣ４の電流量（Ａ）とした特性図である。また、図６（ｂ）は、横軸を制御電圧ＤＡＣＩＮのレベル（Ｖ）に応じたＮＭＯＳトランジスタＭ２、Ｍ４、Ｍ６のゲート電圧ＶＧのレベル（Ｖ）、縦軸をゲート電圧ＶＧのレベル（Ｖ）に応じた制御電流ＩＣ１〜ＩＣ３の電流量（Ａ）とした特性図である。

図６（ａ）、（ｂ）に示すように、制御電流ＩＣ１〜ＩＣ３の電流量（Ａ）を、制御電圧ＤＡＣＩＮやゲート電圧ＶＧのレベル（Ｖ）の上昇に応じて、急峻な変化とはさせず、下に凸から上に凸へと緩やかに変化させる。尚、制御電流ＩＣ４は、同一の差動トランジスタ対２２３より得られる制御電流ＩＣ１とペアをなしており、制御電圧ＤＡＣＩＮやゲート電圧ＶＧのレベル（Ｖ）の上昇に応じて、制御電流ＩＣ１の場合とは反対に、制御電流ＩＣ４の電流量（Ａ）を上に凸から下に凸へと緩やかに変化させる。

すなわち、電流制御回路２２０は、例えば、前段のＶＧＡ１５ａ及び後段のＶＧＡ１５ｂへそれぞれ供給する制御電流ＩＣ１、ＩＣ２に関して、前段の制御電流ＩＣ１における上に凸のレベル特性と、後段の制御電流ＩＣ２における下に凸のレベル特性と、を合成（足し算）した際に、滑らかな線形性が得られるように制御電流ＩＣ１、ＩＣ２を生成することになる。また、電流制御回路２２０は、制御電流ＩＣ２、ＩＣ３の関係についても、制御電流ＩＣ１、ＩＣ２の関係と同様に形成させる。尚、こうした制御電流ＩＣ１〜ＩＣ４の特性は、差動トランジスタ対２２３、２２５、２２７のゲート寸法比（Ｗ／Ｌ）の設定によって、コンダクタンスｇｍ（＝出力電流変化／入力電圧変化）を小さく設定させることで得られる。

また、図６（ｂ）に示すように、ゲート電圧ＶＧのレベル上昇に従って、ゲート電圧ＶＧが基準電圧Ｖ１、Ｖ２、Ｖ３を順に超えていく場合とする。この場合、まず、１段目のＶＧＡ１５ａの制御電流ＩＣ１の電流量が下に凸の特性から上に凸の特性へと緩やかに増加していく際、ゲート電圧ＶＧのレベルが基準電圧Ｖ１のレベルに該当するクロスポイントＣＰ１（変曲点）に到達したとき又はその近傍付近で、２段目のＶＧＡ１５ｂの制御電流ＩＣ２の電流量の緩やかな増加、すなわち下の凸の特性を開始させる。同様に、２段目のＶＧＡ１５ｂの制御電流ＩＣ２の電流量が、下に凸の特性から上に凸の特性へと緩やかに増加していく際、ゲート電圧ＶＧのレベルが基準電圧Ｖ２のレベルに該当するクロスポイントＣＰ２（変曲点）に到達したとき又はその近傍付近で、３段目のＶＧＡ１５ｃの制御電流ＩＣ３の電流量の緩やかな増加、すなわち下の凸の特性を開始させる。

すなわち、電流制御回路２２０は、ゲート電圧ＶＧのレベル上昇に伴って、前段の制御電流ＩＣ１、ＩＣ２のクロスポイントＣＰ１、ＣＰ２（変曲点）近傍において、後段の制御電流ＩＣ２、ＩＣ３における下に凸の特性が開始すべく、制御電流ＩＣ１〜ＩＣ３を一斉にではなく段階的に生成させることとする。この結果、制御電流ＩＣ１〜ＩＣ３を合成させた場合に線形性が得られるようにすべく、制御電流ＩＣ１〜ＩＣ３の下に凸の特性の各開始タイミングに適切な間隔を空けることができる。尚、こうした制御電流ＩＣ１〜ＩＣ３の特性は、抵抗分圧器２２１の抵抗素子Ｒ１〜Ｒ４の各抵抗値と、レベルシフト回路２２９の抵抗素子Ｒ５、Ｒ６の各抵抗値を、適宜調整することで得られる。

図７（ａ）は、図６（ｂ）の縦軸に示される制御電流ＩＣ１〜ＩＣ３の電流量（Ａ）を対数表示（ｄＢ）したものを示してある。尚、この対数変換は、電流制御回路２２０の段階的な制御電流ＩＣ１〜ＩＣ３の生成動作と、ＶＧＡ１５ａ〜１５ｃの縦続接続によって行われる。図７（ｂ）は、図７（ａ）に示される制御電流ＩＣ１〜ＩＣ３の各電流量（ｄＢ）を足し算したものを縦軸へと示してある。すなわち、ＶＧＡ１５ａ〜１５ｃとしては電流量（ｄＢ ）に対して利得（ｄＢ）が比例する増幅器を採用するので、制御電流ＩＣ１〜ＩＣ３の電流量（ｄＢ）を足し算したものが、３段のＶＧＡ１５ａ〜１５ｃの各デシベル量の利得を掛け算した合成利得の変化へと、そのまま対応することになる。よって、図７（ａ）の制御電流ＩＣ１〜ＩＣ３の特性が得られれば、図７（ｂ）より、３段のＶＧＡ１５ａ〜１５ｃの合成利得が、ゲート電圧ＶＧのレベル（Ｖ）に応じて滑らかな対数線形性を持つことが導出できる。

＝＝＝ＶＧＡの詳細＝＝＝
図８は、本発明の一実施形態に係る１段目のＶＧＡ１５ａの構成を示す図である。ＶＧＡ１５ａは、入力信号のレベル変化に対して線形的な出力信号のレベル変化を得られる、いわゆるトランスコンダクタンスアンプを採用しており、図３に示したように、入力側の前段部１６０ａと、出力側の後段部１７０ａと、によって主に構成される。

ここで、詳細は後述するが、前段部１６０ａのダイオード負荷回路１５２ａにおけるダイオード特性（Ｎ型トランジスタＢ７１、Ｂ７２のベース・エミッタ間特性）を利用することで、後段部１７０ａの差動トランジスタ対１５４ａの特性のうち非線形な箇所が線形的な特性となるように補正が行われる。この結果、ＶＧＡ１５ａの単体利得は、制御電流ＩＣ１の電流量に比例することになり、ダイナミックレンジが拡大することになる。

図９は、本発明の一実施形態に係る２段目のＶＧＡ１５ｂ並びに３段目のＶＧＡ１５ｃの構成を示す図である。ＶＧＡ１５ｂ、１５ｃの差動入力部の差動トランジスタ対１５１ｂ、１５１cにおいて、前段のＶＧＡ１５ａ、１５ｂからの差動出力ＯＵＴ１、ＯＵＴ２が各ＮＭＯＳトランジスタＭ９０、Ｍ９１のゲートへと入力される箇所以外は、図６に示した１段目のＶＧＡ１５ａの構成と同様であるので説明を省略する。

＝＝＝後段部＝＝＝
後段部１７０ａは、差動トランジスタ対１５４ａ、カレントミラー回路１５５ａ、１５６ａ、１５７ａによって主に構成される。

差動トランジスタ対１５４ａは、差動トランジスタ対１５１ａの電源電圧ＶＣＣ側より出力させた信号に基づいて相補的にオン・オフ動作させるＮＰＮ型トランジスタＢ７５、Ｂ７６で構成され、ＮＰＮ型トランジスタＢ７５、Ｂ７６のベースが、かかる差動トランジスタ対１５４ａの差動入力となる。尚、ＮＰＮ型トランジスタＢ７５のベースには、ＮＭＯＳトランジスタＭ７０に流れる電流Ｉｘが供給され、ＮＰＮ型トランジスタＢ７６のベースには、ＮＭＯＳトランジスタＭ７１に流れる電流Ｉｙが供給される。よって、入力電圧ＩＮのレベル上昇によって、電流Ｉｙに応じた電流Ｉｕは減少するとともに電流Ｉｘに応じた電流Ｉｖは増加する特性を示すが、一方、入力電圧ＩＮのレベル降下によって、電流Ｉｙに応じた電流Ｉｕは増加するとともに電流Ｉｘに応じた電流Ｉｖは減少する特性を示す。

カレントミラー回路１５５ａは、所定のミラー比が各ＰＭＯＳトランジスタＭ７９、Ｍ８０に設定され、ダイオード接続されたＰＭＯＳトランジスタＭ７９と、ＰＭＯＳトランジスタＭ８０の双方のゲートを共通接続して構成される。尚、ＰＭＯＳトランジスタＭ８０のドレインがＮＰＮ型トランジスタＢ７５のコレクタと接続されるため、カレントミラー回路１５５ａは、ＮＰＮ型トランジスタＢ７５の定電流負荷となる。また、ＰＭＯＳトランジスタＭ７９に流れる電流は、次段のＶＧＡ１５ｂへと入力させる出力電流ＯＵＴ２として取り出される。尚、出力電流ＯＵＴ２は、抵抗素子や容量素子等（不図示）によってノイズ除去されるとともに電流電圧変換された後、次段のＶＧＡ１５ｂの差動入力のうち一方の入力ＩＮ２へと印加される。

カレントミラー回路１５６ａは、所定のミラー比が各ＰＭＯＳトランジスタＭ８１、Ｍ８２に設定され、ダイオード接続されたＰＭＯＳトランジスタＭ８２と、ＰＭＯＳトランジスタＭ８１の双方のゲートを共通接続して構成される。尚、ＰＭＯＳトランジスタＭ８１のドレインがＮＰＮ型トランジスタＢ７６のコレクタと接続されるため、カレントミラー回路１５６ａは、ＮＰＮ型トランジスタＢ７６の定電流負荷となる。また、ＰＭＯＳトランジスタＭ８２に流れる電流は、次段のＶＧＡ１５ｂへと入力させる出力電流ＯＵＴ１として取り出される。尚、出力電流ＯＵＴ１は、抵抗素子や容量素子等（不図示）によって、ノイズが除去されるとともに電流から電圧へと変換された後、次段のＶＧＡ１５ｂの差動差動入力のうち他方の入力ＩＮ１へと印加される。

カレントミラー回路１５７ａは、所定のミラー比が各ＮＭＯＳトランジスタＭ７５〜Ｍ７８に設定され、バイアス回路２１０のダイオード接続されたＮＭＯＳトランジスタＭ４７と、ＮＭＯＳトランジスタＭ７５〜Ｍ７８の双方のゲートを共通接続して構成される。尚、ＮＭＯＳトランジスタＭ７５〜７８の各ゲートにはバイアス電圧ＶＢ１が印加されており、ＮＭＯＳトランジスタＭ４６に流れる複製元の電流ＩＲを所定のミラー比倍した電流が、ＮＭＯＳトランジスタＭ７５〜Ｍ７８へと複製生成される。尚、ＮＭＯＳトランジスタＭ７６、Ｍ７７は、差動トランジスタ対１５４ａの接地ＧＮＤ側に設けられており、ＮＭＯＳトランジスタＭ７６、Ｍ７７に流れる電流が、差動トランジスタ対１５４ａの電流Ｉｕ、Ｉｖの合成電流であるテール電流Ｉｚとなる。

以上が、後段部１７０ａの詳細な構成の説明である。尚、後段部１７０ａにおける差動トランジスタ対１５４ａは、図１２（ａ）に示される等価回路へと置き換えることができる。かかる等価回路は、ＮＰＮ型トランジスタＢ７５、Ｂ７６のコレクタ電圧Ｖ２、ＮＰＮ型トランジスタＢ７６とベース電圧Ｖ１を固定とし、ＮＰＮ型トランジスタＢ７５のベース電圧Ｖ３を可変とさせる。また、ＮＰＮ型トランジスタＢ７５、Ｂ７６のテール電流Ｉ０を可変とさせる。図１２（ｂ）は、かかる等価回路において、テール電流Ｉ０を１０μＡ〜１００μＡへと変化させた場合のベース電圧Ｖ３対コレクタ電流Ｉ１の特性図である。

図１２（ｂ）中に示す第１〜第４象限全体を通して観察した場合、ベース電圧Ｖ３対コレクタ電流Ｉ１の特性は双曲線正接関数（ｔａｎｈ（ｘ））で表現できることが分かる。また、図１２（ｂ）に示す第１象限のみで観察した場合、ベース電圧Ｖ３のレベル上昇に伴って、コレクタ電流Ｉ１は、対数関数的に増加していき、最終的には飽和していくといった特性を示すことが分かる。また、テール電流Ｉ０が増加するに従って、ベース電圧Ｖ３に対するコレクタ電流Ｉ１の傾きは急峻になる特性を示すことが分かる。

図１３は、図１２（ｂ）において、任意のテール電流Ｉ０におけるベース電圧Ｖ３（入力電圧Ｖ）対コレクタ電流Ｉ１（出力電流Ｉ）の特性を抜粋したものである。図１３に示すように、差動トランジスタ対１５４ａは、入力電圧Ｖがレベル上昇するに伴って、入力電圧Ｖの微小振幅レベルに応答する出力電流Ｉの微小振幅レベルは増加することが分かる。

このように、後段部１７０ａは、入力電圧Ｖのレベルが上昇すると、利得（コンダクタンスｇｍ）もまた同様に増加するという特性を示すことになる。尚、本実施形態に係る後段部１７０ａでは、一定のバイアス電圧ＶＢ１によって、差動トランジスタ対１５４ａのテール電流Ｉｚを一定に設定させてある。すなわち、本実施形態に係る後段部１７０ａは、バイアス電圧ＶＢ１との関係において、利得を固定に設定した状態にある。

＝＝＝前段部＝＝＝
前段部１６０ａは、差動トランジスタ対１５１ａ（本発明に係る『第１の差動トランジスタ対』）、ダイオード負荷回路１５２ａ（本発明に係る『ダイオード負荷回路』）、カレントミラー回路１５３ａ、によって主に構成される。

差動トランジスタ対１５１ａは、前段部１６０ａに入力された信号に基づいて互いに相補的にオン・オフ動作させるＮＭＯＳトランジスタＭ７０、Ｍ７１で構成され、ＮＭＯＳトランジスタＭ７０、Ｍ７１のゲートが、かかる差動トランジスタ対１５１ａの差動入力となる。尚、ＮＭＯＳトランジスタＭ７０のゲートにはＢＰＦ１４からの入力電圧ＩＮ（すなわち、ＩＦ信号）が印加され、一方、ＮＭＯＳトランジスタＭ７１のゲートには、レギュレータ電圧ＶＲＥＧがベースに印加されたＮＰＮ型トランジスタＭ７３と抵抗素子Ｒ７４の接続点の電圧ＶＣが印加される。尚、ＮＭＯＳトランジスタＭ７０のゲートに印加される入力電圧ＩＮのレベルは、容量素子Ｃ７０とプルアップ抵抗Ｒ７３によってＮＭＯＳトランジスタＭ７０のゲート電圧の許容レベルにまで調整される。

よって、差動トランジスタ対１５１ａは、電圧ＶＣが一定であるため、入力電圧ＩＮがレベル上昇するにつれて、ＮＭＯＳトランジスタＭ７０に流れる電流Ｉｘは増加するとともにＮＭＯＳトランジスタＭ７１に流れる電流Ｉｙは減少する特性を示す。一方、入力電圧ＩＮがレベル降下するにつれて、ＮＭＯＳトランジスタＭ７０に流れる電流Ｉｘは減少するとともにＮＭＯＳトランジスタＭ７１に流れる電流Ｉｙは減少する特性を示す。

従って、前段部１６０ａのＮＰＮ型トランジスタＢ７１、Ｂ７２のベース・エミッタ特性と、後段部１７０ａのＮＰＮ型トランジスタＢ７５、Ｂ７６のベース・エミッタ特性の双方の歪みが相殺されるため、前段部１６０ａから後段部１７０ａへの信号伝達の際の歪みが解消されて、ＶＧＡ１５ａの入力側のダイナミックレンジの拡大や制御電流ＩＣ１に応じたＶＧＡ１５ａの単体利得の線形的な応答が得られることになる。

ダイオード負荷回路１５２ａは、ＮＰＮ型トランジスタＢ７１、Ｂ７２の各ベースにレギュレート電圧ＶＲＥＧが印加された結果、それらのベース・エミッタ間がダイオードとして機能し、差動トランジスタ対１５１ａの電源電圧ＶＣＣ側に設けられたダイオード負荷となる。すなわち、ダイオード負荷回路１５２ａは、ＮＰＮ型トランジスタＢ７１、Ｂ７２によるダイオード特性に基づいて、差動トランジスタ対１５１ａの電源電圧ＶＣＣ側より出力させた信号を対数変換させる。尚、ＮＰＮ型トランジスタＢ７３は、ＮＭＯＳトランジスタＭ７４のダイオード負荷となる。

カレントミラー回路１５３ａは、所定のミラー比が各ＮＭＯＳトランジスタＭ７２、Ｍ７３に設定され、また、差動トランジスタ対１５１ａの接地ＧＮＤ側に設けるＮＭＯＳトランジスタＭ７２、Ｍ７３と、ダイオード接続されたＮＭＯＳトランジスタＭ７４それぞれのゲートを共通接続して構成される。尚、ＮＭＯＳトランジスタＭ７４のゲートには、電流制御回路２２０において生成された制御電流ＩＣ１に応じた電圧が印加される。すなわち、ＮＭＯＳトランジスタＭ７２、Ｍ７３では、制御電流ＩＣ１を所定のミラー比倍した電流が複製生成され、差動トランジスタ対１５１ａのテール電流Ｉｚとなる。このテール電流Ｉｚは、差動トランジスタ対１５１ａにおいて、一方のＮＭＯＳトランジスタＭ７０に流れる電流Ｉｘと、他方のＮＭＯＳトランジスタＭ７１に流れる電流Ｉｙの合計電流となる。このように、カレントミラー回路１５３ａは、差動トランジスタ対１５１ａとダイオード負荷回路１５２ａ等のバイアス回路として機能する。

以上が、前段部１６０ａの詳細な構成の説明である。尚、前段部１６０ａにおけるダイオード負荷回路１５２ａは、図１０（ａ）に示される等価回路へと置き換えることができる。かかる等価回路は、ＮＰＮ型トランジスタＢ７１、Ｂ７２のコレクタ電圧Ｖ２とベース電圧Ｖ１を固定とし、さらに、エミッタ電流Ｉ１が流れるように設定した回路である。図１０（ｂ）は、かかる等価回路のエミッタ電流Ｉ１対エミッタ電圧ＶＯＵＴ１の特性図である。図１０（ｂ）に示すように、エミッタ電流Ｉ１の電流量が増加するに伴ってエミッタ電圧ＶＯＵＴ１がレベル降下する特性を示し、反対に、エミッタ電流Ｉ１の電流量が減少するに伴ってエミッタ電圧ＶＯＵＴ１がレベル上昇する特性を示すことが分かる。

一方、前段部１６０ａにおける差動トランジスタ対１５１ａは、図１１に示すような入力電流Ｉ（ドレイン電流）対出力電圧Ｖ（ドレイン電圧）の特性を示すことになる。すなわち、図１１に示す特性図は、図１０（ｂ）の縦軸（エミッタ電圧ＶＯＵＴ１）の極性をちょうど反転させた特性図となっている。図１１に示すように、差動トランジスタ対１５１ａは、入力電流Ｉの電流量が増加するに伴って、入力電流Ｉの微小振幅レベルに応答する出力電圧Ｖの微小振幅レベルは減少することが分かる。

このように、前段部１６０ａは、差動トランジスタ対１５１ａに流れる入力電流Ｉの電流量が増加すると利得（コンダクタンスｇｍ）が減少するという特性を示すことになる。尚、本実施形態に係る前段部１６０ａでは、かかる入力電流Ｉを、差動トランジスタ対１５１ａのテール電流Ｉｚ、ひいては制御電流ＩＣ１と比例させており、制御電流ＩＣ１の電流量が増加すると利得が減少する特性を有する。従って、本実施形態に係る前段部１６０ａは、入力信号ＩＮに比例した制御電流ＩＣ１のレベル上昇に伴って利得が下がるように作用するため、ＶＧＡ１５ａのダイナミックレンジが実質的に拡大し、大振幅の入力信号ＩＮであってもそのクリップの防止が図られることになる。

＝＝＝多段接続ＶＧＡの合成利得の対数線形性＝＝＝
以下では、ＶＧＡ制御回路２０、特に電流制御回路２２０において生成される制御電流ＩＣ１〜ＩＣ３によって、３段のＶＧＡ１５ａ〜１５ｃの合成利得の対数線形性が得られることを説明する。

まず、電流制御回路２２０の差動トランジスタ対２２３、２２５、２２７は、図１４に示すような等価回路に置き換えることができる。尚、図１４（ａ）に示す等価回路は、差動トランジスタ対２２３のみについて示してある。ここで、差動増幅器の入力電圧Ｘと出力電流Ｙとの関係は、下に凸から変曲点を経て上に凸へと切り替わる双曲線正接関数（ｔａｎｈ）を用いて、“Ｙ＝ｔａｎｈ（Ｘ）”として表現される。よって、図１４（ａ）に示す等価回路において、ＮＭＯＳトランジスタＭ２のゲートに印加される制御電圧Ｖｘのレベルに応じて、ＮＭＯＳトランジスタＭ２に流れる電流Ｉ２は“ｔａｎｈ（α×Ｖｘ）”として表現でき、また、ＮＭＯＳトランジスタＭ１に流れる電流Ｉ１は“−ｔａｎｈ（α×Ｖｘ）”として表現できる。但し、“α”は係数である。このように双曲線正接関数を用いて表現された図１４（ａ）に示す等価回路の特性を図１４（ｂ）に示す。尚、図１４（ｂ）に示す特性図では、電流Ｉ１、Ｉ２の平衡した電流量を原点とし、このときの入力電圧Ｖｘを原点とする。かかる原点が、双曲線正接関数の変曲点、すなわちクロスポイントＣＰ１に該当することになる。

このように、電流制御回路２２０は、差動トランジスタ対２２３、２２５、２２７を構成する二つのトランジスタの入出力特性が双曲線正接関数で表現される性質を利用して、差動トランジスタ対２２３、２２５、２２７の一方のＮＭＯＳトランジスタＭ２、Ｍ４、Ｍ６の各出力から、本発明に係る制御電流ＩＣ１〜ＩＣ３を容易に得ることができる。尚、下に凸から変曲点を経て上に凸へと切り替わる入出力特性を有した回路素子（例えば、ダイオード素子）であれば、差動トランジスタ対２２３、２２５、２２７に特にこだわる必要はない。

図１４（ｂ）に示した電流Ｉ１、Ｉ２の原点付近での傾きの絶対値は“１”である。この電流Ｉ１、Ｉ２の傾きは、前述した係数αによって変化させることができる。この係数αを定める要因の一つとしては、ＮＭＯＳトランジスタＭ１、Ｍ２のゲート寸法比（Ｗ／Ｌ）が挙げられる。図１５は、ＮＭＯＳトランジスタＭ２のゲート寸法比（Ｗ／Ｌ）を変えた場合の電流Ｉ２の特性変化を示す図である。図１５に示すように、ＮＭＯＳトランジスタＭ２のゲート幅Ｗを増加させていくに従って、電流Ｉ２の傾きは、滑らかな変化から急峻な変化へと切り替わっていく様子が分かる。また、ＮＭＯＳトランジスタＭ２のゲート長Ｌを増加させていくに従って、電流Ｉ２の傾きは、急峻な変化から滑らかな変化へと切り替わっていく様子が分かる。

つぎに、電流制御回路２２０の差動トランジスタ対２２３、２２５、２２７のうち、隣接接続された二つの差動トランジスタの一例として、差動トランジスタ対２２３、２２５の等価回路を図１６に示すことにする。

図１６に示す等価回路では、テール電流Ｉ０を定める電流源２３０（本発明に係る『第１の電流源』）とは別に、電流Ｉ１、Ｉ２の下限電流量を定める電流源２４０（本発明に係る『第２の電流源』）を設けてある。尚、電流源２３０は、図５に示すＮＭＯＳトランジスタＭ７、Ｍ９、Ｍ１１に該当し、電流源２４０は、図５に示すＮＭＯＳトランジスタＭ８、Ｍ１０、Ｍ１２に該当する。かかる電流源２３０及び電流源２４０によって、差動トランジスタ対２２３のクロスポイントＣＰ１と、差動トランジスタ対２２５のクロスポイントＣＰ２との各電流量が決定される。例えば、図１６に示す等価回路の数値例では、テール電流Ｉ０の“２０μＡ”の半分に下限電流ＩＬの“５μＡ”を加えた“１５μＡ”が、クロスポイントＣＰ１、ＣＰ２の電流量として決定される。すなわち、電流Ｉ１のみにテール電流Ｉ０に相当する“２０μＡ”が流れてしまい、電流Ｉ２の電流量が“０μＡ”となる状況であったとしても、制御電流ＩＣ１は“０μＡ”とはならず、電流源２４０の“５μＡ”が最低限補償される。よって、かかる状況下で、ＶＧＡ１５ａの利得が“０ｄＢ”とはならず安定した制御が行えるようになる。

また、図１６に示す等価回路の数値例では、ＮＭＯＳトランジスタＭ１のゲートには基準電圧Ｖ１の“１Ｖ”が印加されており、この結果、クロスポイントＣＰ１における電圧レベルは“１Ｖ”に決定される。同様に、ＮＭＯＳトランジスタＭ３のゲートには基準電圧Ｖ２の“２Ｖ”が印加されており、この結果、クロスポイントＣＰ２における電圧レベルは“２Ｖ”に決定される。

図１７（ａ）は、図１６に示した等価回路の数値例に基づいて、制御電圧に応じた差動トランジスタ対２２３の電流Ｉ１、Ｉ２並びに差動トランジスタ対２２５の電流Ｉ３、Ｉ４の各特性を、図１４（ｂ）に示したように双曲線正接関数を用いて示した図である。図１７（ａ）に示すように、電流Ｉ２、Ｉ４は“ｔａｎｈ（α×Ｖｘ）”で表現され、一方、電流Ｉ１、Ｉ３は“−ｔａｎｈ（α×Ｖｘ）”で表現される。また、電流Ｉ１、Ｉ２のクロスポイントＣＰ１では、制御電圧Ｖｘのレベルが“１Ｖ”且つ電流Ｉ１、Ｉ２の電流量が“１５μＡ”に決定されており、電流Ｉ３、Ｉ４のクロスポイントＣＰ２では、制御電圧Ｖｘのレベルが“２Ｖ”且つ電流Ｉ３、Ｉ４の電流量が“１５μＡ”に決定されている。尚、図１７（ａ）に示す電流Ｉ２、Ｉ４の傾きの場合は、制御電圧Ｖｘのレベル上昇に伴って、１段目のＶＧＡ１５ａに供給される電流Ｉ２がクロスポイントＣＰ１に到達した際、２段目のＶＧＡ１５ｂに供給される電流Ｉ４が直ちに緩やかな増加を開始する特性（下に凸の特性）とはなっておらず、電流Ｉ２がクロスポイントＣＰ１をしばらく経過した後、電流Ｉ４がゆるやかな増加を開始する特性（下に凸の特性）となっている場合とする。

図１７（ｂ）は、図１７（ａ）に示される特性を有した電流Ｉ２、Ｉ４が制御電流ＩＣ１、ＩＣ２として１段目のＶＧＡ１５ａと２段目のＶＧＡ１５ｂそれぞれへと供給された場合、１段目のＶＧＡ１５ａの利得特性と、２段目のＶＧＡ１５ｂの利得特性と、ＶＧＡ１５ａ〜１５ｂの合成利得の特性を示した図である。ここで、ＶＧＡ１５ａ、１５ｂは、電流量に比例した利得特性を持っているので、ＶＧＡ１５ａ、１５ｂの各利得特性は、図１７（ａ）に示す電流Ｉ２、Ｉ４の特性と相似している。尚、ＶＧＡ１５ａの利得特性とＶＧＡ１５ｂの利得特性を足し算したものが、ＶＧＡ１５ａ〜１５ｂの合成利得の特性となる。但し、図１７（ｂ）に示されるＶＧＡ１５ａ〜１５ｂの合成利得は、１段目利得と２段目利得のつなぎ目が非線形性を示しているので、理想的な対数線形性には程遠い特性が得られている。

そこで、図１８（ａ）に示す電流Ｉ１〜Ｉ４の特性図では、図１７（ａ）に示す電流Ｉ１〜Ｉ４の特性図と対比して、クロスポイントＣＰ１、ＣＰ２における制御電圧Ｖｘのレベル自体は“１Ｖ”、“２Ｖ”と変化させてはいないが、前述したように、ＮＭＯＳトランジスタＭ１、Ｍ２のゲート寸法比（Ｗ／Ｌ）を調整することによって、電流Ｉ１〜Ｉ４の傾きを滑らかにさせた場合である。この結果、図１７（ａ）に示す場合とは異なり、電流Ｉ２、Ｉ４の傾きの場合は、制御電圧Ｖｘのレベル上昇に伴って、１段目のＶＧＡ１５ａに供給される電流Ｉ２がクロスポイントＣＰ１に到達した付近で、２段目のＶＧＡ１５ｂに供給される電流Ｉ４が直ぐに緩やかな増加を開始する特性になる。

図１８（ｂ）は、図１８（ａ）に示される特性を有した電流Ｉ２、Ｉ４が制御電流ＩＣ１、ＩＣ２として１段目のＶＧＡ１５ａと２段目のＶＧＡ１５ｂそれぞれへと供給された場合、１段目のＶＧＡ１５ａの対数表示した利得特性と、２段目のＶＧＡ１５ｂの対数表示した利得特性と、ＶＧＡ１５ａ〜１５ｂの対数表示した合成利得の特性と、をそれぞれ示した図である。図１８（ｂ）に示すように、ＶＧＡ１５ａ〜１５ｂの対数表示した合成利得の特性は、図１７（ｂ）と対比して、１段目の利得特性と２段目の利得特性のつなぎ目の非線形性が解消されて、理想的な対数線形性が得られていることが分かる。

但し、電流Ｉ２、Ｉ４の傾きをあまりにも滑らかにしすぎた場合、図１９に示すように、１段目利得と２段目利得のつなぎ目の線形性は得られるものの、ＶＧＡ１５ａ〜１５ｂの合成利得の両端の鈍りが酷くなるので、使用可能な利得可変範囲が狭くなるという新たな欠点が生じる。このため、１段目のＶＧＡ１５ａに供給される電流Ｉ２がクロスポイントＣＰ１に到達する近傍付近で、必ず、２段目のＶＧＡ１５ｂに供給される電流Ｉ４の緩やかな増加（下に凸の特性）を開始させるようにする。具体的には、ＮＭＯＳトランジスタＭ１、Ｍ２のゲート寸法比（Ｗ／Ｌ）の調整、すなわち、ＮＭＯＳトランジスタＭ１、Ｍ２のゲート幅Ｗを増加若しくはゲート長Ｌを減少させていく調整によって、ＮＭＯＳトランジスタＭ１、Ｍ２のコンダクタンスｇｍを小さく設定していき、電流Ｉ２、Ｉ４の最適な傾きが得られるゲート幅Ｗ並びにゲート長Ｌを決定する必要がある。

ところで、図１等に示した本実施形態では、本発明の目的である回路規模の増大化の抑制と合成利得の対数線形性の両方をバランス良く達成するのに最適な３段構成のＶＧＡ１５ａ〜１５ｃを採用している。しかし、例えば、２段構成のＶＧＡ１５ａ、１５ｂのみであっても、合成利得の対数線形性が得られるが、合成利得のつなぎ目が１段目と２段目の一箇所しかないため、つなぎ目が２カ所ある３段構成の場合と対比して、合成利得の両端の鈍りによって利得可変範囲が却って狭くなる恐れがある。また、例えば、４段構成以上の場合には、３段構成の場合と対比して、回路規模の増大化は免れない。よって、本発明では、３段構成のＶＧＡ１５ａ〜１５ｃを採用することが好ましい。

＜入力バッファ＞
図２０（ａ）は、本発明の一実施形態に係る入力バッファ３０並びにその帰還回路３１の構成を示す図であり、図２０（ｂ）は、帰還回路３１に係る特性を示す図である。

入力バッファ３０は、初段のＶＧＡ１５ａの入力側に設けられた反転増幅回路であり、その非反転入力にはＤＣ電源の基準電圧Ｖｒが印加され、その反転入力には入力抵抗ＲＡを介して入力信号ＩＮ（すなわち、ＩＦ信号）が入力される。また、入力バッファ３０の出力と反転入力との間の負帰還経路上には帰還回路３１が設けられる。

帰還回路３１は、入力バッファ３０の帰還量が、初段のＶＧＡ１５ａに入力させる入力信号ＩＮのレベルが増加するに従って減少するように制御がなされる。その制御主体は、電流制御回路２２０において、制御電流ＩＣ４を生成するカレントミラー回路２３０となる。

詳述すると、帰還回路３１、入力バッファ３０の負帰還経路上に設けられる帰還抵抗ＲＢ、ＲＣの直列接続体と、帰還抵抗ＲＢ、ＲＣの接続点より負帰還経路を分配させるＮＭＯＳトランジスタＭＡのドレインが接続される。また、ＮＭＯＳトランジスタＭＡ、ＭＢ（本発明に係る『帰還量制御トランジスタ』）のゲートが共通接続され、ＮＭＯＳトランジスタＭＡ、ＭＢのソースは基準電圧ＶＲが印加される。尚、ＮＭＯＳトランジスタＭＢは、そのドレイン及びゲートを短絡（ダイオード接続）させており、そのドレインには制御電流ＩＣ４が供給される。尚、電流制御回路２２０のカレントミラー回路２３０において生成される制御電流ＩＣ４は、図２０（ｂ）に示すように、制御電圧ＤＡＣＩＮのレベル上昇に従って上に凸から下に凸へと電流量が減少していき、反対に、制御電圧ＤＡＣＩＮのレベル降下に従って下に凸から上に凸へと電流量が増加していく特性を有している。

ここで、制御電流ＩＣ４の電流量がゼロの場合、ＮＭＯＳトランジスタＭＡ、ＭＢはオンしないので、帰還回路３１の帰還量は、帰還抵抗ＲＢ、ＲＣのみで定まることになる。一方、制御電圧ＩＣ４の電流量がゼロから徐々に増加していくと、ＮＭＯＳトランジスタＭＡ、ＭＢがオフからオンする方向へと動作するため、ＮＭＯＳトランジスタＭＡ、ＭＢのオン抵抗が減少していく。この結果、入力バッファ３０の出力電圧が、帰還抵抗ＲＣを介して帰還抵抗ＲＢとＮＭＯＳトランジスタＭＡの両者に分圧されるので、反転入力へと帰還させる帰還量自体が減少していくことになる。ここで、入力バッファ３０の非反転入力と反転入力との間にはイマジナリーショートが理論上成立しなければならず、また、非反転入力には一定の基準電圧Ｖｒが印加されているため、前述した反転入力への帰還量の減少分を補償すべく入力バッファ３０の利得が増加することになる。

すなわち、本発明では、複数段のＶＧＡ１５ａ〜１５ｃの可変利得制御において、前段のＶＧＡ１５ａ〜１５ｂの利得を下げる一方で後段のＶＧＡ１５ｂ〜１５ｃの利得を上げるようにした場合、入力信号ＩＮ（ＩＦ信号）が各段のＶＧＡ１５ａ〜１５ｃを伝達していくに従ってその入力信号ＩＮに含まれるノイズが段階的に増幅していきＮＦが悪化することになる。また、小振幅の入力信号ＩＮが入力された場合には、このＮＦ悪化の問題が顕著となって現れる。そこで、小振幅の入力信号ＩＮが入力された場合のＮＦ改善のためには、前段のＶＧＡ１５ａ〜１５ｂの利得を高く設定すればよいことになるが、そうすると大振幅の入力信号ＩＮが入力された場合にはクリップしやすくなるという新たな問題が生じてしまう。

そこで、前述したように、初段のＶＧＡ１５ａの入力側に入力バッファ３０を設けておき、電流制御回路２２０の制御電流ＩＣ４によって、小振幅の入力信号ＩＮの場合（制御電圧ＤＡＣＩＮのレベルが低い場合）には入力バッファ３０の利得を上げるように制御を行い、一方、大振幅の入力信号の場合（制御電圧ＤＡＣＩＮのレベルが高い場合）には入力バッファ３０の利得を下げるように制御を行うこととした。この結果、大振幅の入力信号ＩＮがクリップしやすくなることを防止できる。また、図２１に示すように、小振幅の入力信号ＩＮが入力されたとき、ＶＧＡ１５ａ〜１５ｃの入力側の前段部１６０ａ〜１６０ｃの利得を固定にする場合、前段部１６０ａ〜１６０ｃの利得を制御電流ＩＣ１〜ＩＣ３によって可変させる場合、更に入力バッファ３０を設けて入力バッファ３０の利得を制御電流ＩＣ４によって制御を行う場合、といった順にＮＦの改善が図られる。すなわち、入力バッファ３０によって、入力信号ＩＮが小振幅であっても大振幅であっても正常に動作させるようにし、ダイナミックレンジの実質的な拡張を図ることができる。また、前述した入力バッファ３０の帰還量の制御を行うための制御回路としては、帰還抵抗ＲＢ、ＲＣとＮＭＯＳトランジスタＭＡ、ＭＢによる単純な帰還回路３１を設けるとともに、電流制御回路２２０において制御電流ＩＣ１を生成する差動トランジスタ対２２３の回路の一部を活用したので、回路規模の増大化を抑えつつ入力バッファ３０の帰還量の制御を実現可能とした。

以上、本発明の実施形態について説明したが、前述した実施例は、本発明の理解を容易にするためのものであり、本発明を限定して解釈するためのものではない。本発明は、その趣旨を逸脱することなく、変更／改良され得るととともに、本発明にはその等価物も含まれる。

本発明の一実施形態に係る受信装置の全体構成を示す図である。 本発明の一実施形態に係るアンテナで受信した信号が様々な振幅レベルを有することを示す図である。 本発明の一実施形態に係るＶＧＡ制御回路とＶＧＡとの間の接続関係を説明するための図である。 本発明の一実施形態に係るバイアス回路の構成を示す図である。 本発明の一実施形態に係る電流制御回路の構成を示す図である。 図６（ａ）は本発明の一実施形態に係る電流制御回路の制御電圧（Ｖ）対制御電流（Ａ）の特性を示した図であり、図６（ｂ）は本発明の一実施形態に係る電流制御回路のゲート電圧（Ｖ）対制御電流（Ａ）の特性を示した図である。 図７（ａ）は本発明の一実施形態に係る電流制御回路のゲート電圧（Ｖ）対制御電流（ｄＢ）の特性を示した図であり、図７（ｂ）は本発明の一実施形態に係る電流制御回路のゲート電圧（Ｖ）対合成制御電流（ｄＢ）の特性を示した図である。 本発明の一実施形態に係る１段目のＶＧＡの構成を示す図である。 本発明の一実施形態に係る２段目のＶＧＡ並びに３段目のＶＧＡの構成を示す図である。 図１０（ａ）は本発明の一実施形態に係るＶＧＡの前段部における定電流負荷回路の等価回路を示した図であり、図１０（ｂ）は、図１０（ａ）に示した等価回路の特性を示す図である。 本発明の一実施形態に係るＶＧＡの前段部における差動トランジスタ対の入出力特性を示す図である。 本発明の一実施形態に係るＶＧＡの後段部における差動トランジスタ対のうち一方のトランジスタの特性を示す図である。 本発明の一実施形態に係るＶＧＡの後段部における差動トランジスタ対の入出力特性を示す図である。 図１４（ａ）は本発明の一実施形態に係る電流制御回路の差動トランジスタ対の等価回路を示した図であり、図１４（ｂ）は図１４（ａ）に示した等価回路の電流特性に関して双曲線正接関数を用いて表現した図である。 本発明の一実施形態に係る電流制御回路の１つの差動トランジスタ対のうち、ゲート寸法比に応じた一方のトランジスタの電流特性を示す図である。 本発明の一実施形態に係る電流制御回路の２つの差動トランジスタ対の等価回路を示す図である。 図１７（ａ）は図１６に示した等価回路の電流特性を示した図であり、図１７（ｂ）は図１７（ａ）に示した電流に応じた１段目、２段目のＶＧＡの利得特性を示すとともに、この場合には合成利得の対数線形性が得られないことを示した図である。 図１８（ａ）は図１６に示した等価回路の電流特性を示した図であり、図１８（ｂ）は図１８（ａ）に示した電流に応じた１段目、２段目のＶＧＡの利得特性を示すとともに、この場合には合成利得の対数線形性が得られることを示した図である。 図１６に示した等価回路の電流特性の傾きを滑らかにしすぎた場合の１段目、２段目のＶＧＡの利得特性並びにそれらの合成利得の特性を示した図である。 図２０（ａ）は、本発明の一実施形態に係る入力バッファ並びに帰還回路の構成を示す図であり、図２０（ｂ）は、帰還回路に係る特性を示す図である。 本発明に係るＮＦ改善の効果を説明するための図である。 アッテネータを採用した従来のＡＧＣ回路の構成を示す図である。 図２３（ａ）は図２２に示したクリッピングアンプの特性を示す図であり、図２３（ｂ）は図２２に示すＰＭＯＳトランジスタの利得特性を示す図であり、図２３（ｃ）はＡＧＣ回路全体の合成利得の特性を示す図である。

符号の説明

１０ アンテナ １１ ＲＦアンプ
１２ 局所発振器 １３ 混合回路
１４ ＢＰＦ １５ａ〜１５ｃ ＶＧＡ
１５１ａ〜１５１ｃ 差動トランジスタ対
１５２ａ〜１５２ｃ ダイオード負荷回路
１５３ａ〜１５３ｃ カレントミラー回路
１５４ａ〜１５４ｃ 差動トランジスタ対
１５５ａ〜１５５ｃ カレントミラー回路
１５６ａ〜１５６ｃ カレントミラー回路
１５７ａ〜１５７ｃ カレントミラー回路
１６ ＡＤ変換器 １６０ａ〜１６０ｃ 前段部
１７ ＤＳＰ １７０ａ〜１７０ｃ 後段部
１８ Ｄ級アンプ １９ スピーカー
２０ ＶＧＡ制御回路 ２１ Ｓメーター
２００ ＤＡ変換器 ２１０ バイアス回路
２１１ 差動トランジスタ対 ２１２ カレントミラー回路
２１３ カレントミラー回路 ２１５ カレントミラー回路
２１４ 抵抗分圧器 ２１６ バイアス電圧出力部
２２０ 電流制御回路 ２２１ 抵抗分圧器
２２２ カレントミラー回路 ２２３ 差動トランジスタ対
２２４ カレントミラー回路 ２２５ 差動トランジスタ対
２２６ カレントミラー回路 ２２７ 差動トランジスタ対
２２８ カレントミラー回路 ２２９ レベルシフト回路
３０ 入力バッファ ３１ 帰還回路
４０ バッファ ５０ 出力バッファ

Claims (19)

1. 可変利得増幅器において増幅させる信号のレベルを当該可変利得増幅器の利得を帰還制御する自動利得制御回路において、
   入力信号のレベル増加に応じて利得が減少する前段部及び当該入力信号のレベル増加に応じて利得が増加する後段部を具備することで利得制御信号のレベルに応じた線形的な単体利得特性をそれぞれ示し、初段に入力された入力信号のレベルを増幅させた出力信号が最終段より得られる複数段の可変利得増幅器と、
   前記出力信号を帰還させた帰還信号のレベルに応じて下に凸から上に凸へと変化するレベル特性を有した前記利得制御信号を、各段の前記可変利得増幅器が具備する前記前段部へと段階的に供給することによって、前記複数段の可変利得増幅器の対数表示した合成利得が前記利得制御信号に対して線形的な応答となるべく制御を行う利得制御回路と、
   を有することを特徴とする自動利得制御回路。
2. 各段の前記前段部は、
   当該前段部への入力信号に基づいて相補的にオン・オフされる第１の差動トランジスタ対と、
   前記第１の差動トランジスタ対の接地側に設けられ前記第１の差動トランジスタ対の合成電流を複製生成する第１のカレントミラー回路と、
   前記第１の差動トランジスタ対の電源側に設けられたダイオード負荷回路と、を有し、
   各段の前記後段部は、
   前記第１の差動トランジスタ対の電源側より出力させた信号に基づいて相補的にオン・オフさせる第２の差動トランジスタ対と、
   前記第２の差動トランジスタ対の接地側に設けられ前記第２の差動トランジスタ対の合成電流を複製生成する第２のカレントミラー回路と、を有し、
   前記利得制御回路は、
   前記利得制御信号を前記第１のカレントミラー回路の複製元電流として生成する利得制御信号生成回路と、
   各段の前記可変利得増幅器のバイアス信号を前記第２のカレントミラー回路の複製元電流として生成するバイアス回路と、を有すること、
   を特徴とする請求項１に記載の自動利得制御回路。
3. 初段の前記可変利得増幅器の入力側に設けられる反転増幅回路と、
   初段の前記可変利得増幅器に入力させる信号レベルが増加するに伴って前記反転増幅回路の帰還量を減少すべく制御を行う帰還制御回路と、
   を有することを特徴とする請求項１又は２に記載の自動利得制御回路。
4. 前記反転増幅回路は、
   非反転入力に印加される電圧源と、
   出力から反転入力までの間の負帰還経路上に設ける帰還抵抗と、
   当該負帰還経路を分配させる帰還量制御トランジスタと、を有しており、
   前記帰還制御回路は、
   初段の前記可変利得増幅器に入力される信号レベルが増加するに伴って前記帰還量制御トランジスタのオン抵抗を減少させる制御を行うこと、
   を特徴とする請求項３に記載の自動利得制御回路。
5. 前記利得制御回路は、
   前記可変利得増幅器の段数に応じた複数の差動トランジスタ対を有し、
   前記差動トランジスタ対を構成する二つのトランジスタの入出力特性が、下に凸から変曲点を経て上に凸へと切り替わる双曲線正接関数によって表現される特性を利用して、
   前記帰還信号のレベル上昇に応じて下に凸から上に凸へとレベル特性が増加していく前記差動トランジスタ対の一方のトランジスタの出力に基づいて、前記利得制御信号を生成し、
   前記帰還制御回路は、
   前記帰還信号のレベル上昇に応じて上に凸から下に凸へとレベル特性が減少していく前記差動トランジスタ対の他方のトランジスタの出力に基づいて、前記帰還量制御トランジスタのオン抵抗を減少させる帰還量制御信号を生成すること、
   を特徴とする請求項４に記載の自動利得制御回路。
6. 前記利得制御回路は、
   前段及び後段の前記可変電流増幅器の前記前段部へそれぞれ供給する前段及び後段の前記利得制御信号に関して、
   前段の前記利得制御信号における前記上に凸のレベル特性と、後段の前記利得制御信号における前記下に凸のレベル特性と、を合成した際に線形性が得られるようにすべく、前記前段及び後段の前記利得制御信号を生成すること、
   を特徴とする請求項１乃至５のいずれかに記載の自動利得制御回路。
7. 前記利得制御回路は、
   前段の前記利得制御信号が前記下に凸から前記上に凸へとレベル特性が切り替わる変曲点の近傍において、後段の前記利得制御信号における前記下に凸のレベル特性が開始すべく、前記前段及び後段の前記利得制御信号を段階的に生成すること、
   を特徴とする請求項６に記載の自動利得制御回路。
8. 前記利得制御回路は、
   前記可変利得増幅器の段数に応じた複数の差動トランジスタ対を有しており、
   前記差動トランジスタ対を構成する二つのトランジスタに関して、下に凸から変曲点を経て上に凸へと切り替わる双曲線正接関数で表現される当該二つのトランジスタの入出力特性を利用して、前記差動トランジスタ対の一方のトランジスタの出力から前記利得制御信号を生成すること、
   を特徴とする請求項６又は７に記載の自動利得制御回路。
9. 前記利得制御回路は、
   各段の前記利得制御信号の前記変曲点に対応した基準信号をそれぞれ生成する基準信号生成回路を有しており、
   各段の前記差動トランジスタ対それぞれが有する一方のトランジスタの制御電極には前記帰還信号をそれぞれ供給し、
   各段の前記差動トランジスタ対それぞれが有する他方のトランジスタの制御電極には前記基準信号をそれぞれ供給し、
   各段の前記差動トランジスタ対それぞれが有する前記一方のトランジスタに流れる出力電流に基づいて前記利得制御信号を生成すること、
   を特徴とする請求項８に記載の自動利得制御回路。
10. 前記利得制御回路は、
    前記帰還信号を前記他方のトランジスタの制御電極に供給する前に、前記基準信号並びに前記制御電極に応じたレベルへと前記帰還信号のレベルを調整するレベルシフト回路を設けたこと、
    を特徴とする請求項９に記載の自動利得制御回路。
11. 前記利得制御回路は、
    各段の前記差動トランジスタ対の合成電流を生成する第１の電流源と、
    各段の前記利得制御信号の下限電流を生成する第２の電流源と、
    前記合成電流に応じて各段の前記差動トランジスタ対の一方のトランジスタに流れる出力電流と、前記下限電流と、を加算した電流を複製して各段の前記利得制御信号として取り出すカレントミラー回路と、
    を有することを特徴とする請求項８乃至１０のいずれかに記載の自動利得制御回路。
12. 前記利得制御回路は、
    各段の前記差動トランジスタ対を構成する各トランジスタのゲート寸法比を調整して、前記利得制御信号の傾きを滑らかにすることによって、前段の前記利得制御信号における前記上に凸のレベル特性と、後段の前記利得制御信号における前記下に凸のレベル特性と、を合成した際に線形性が得られるようにしたこと、
    を特徴とする請求項８乃至１１のいずれかに記載の自動利得制御回路。
13. 前記利得制御回路は、各段の前記差動トランジスタ対を構成する各トランジスタのゲート長を減少させるに従って各段の前記利得制御信号の傾きが滑らかになる特性を利用して、前段の前記利得制御信号における前記上に凸のレベル特性と、後段の前記利得制御信号における前記下に凸のレベル特性と、を合成した際に線形性が得られるようにしたこと、
    を特徴とする請求項１２に記載の自動利得制御回路。
14. 前記利得制御回路は、各段の前記差動トランジスタ対を構成する各トランジスタのゲート幅を増加させるに従って各段の前記利得制御信号の傾きが滑らかになる特性を利用して、前段の前記利得制御信号における前記上に凸のレベル特性と、後段の前記利得制御信号における前記下に凸のレベル特性と、を合成した際に線形性が得られるようにしたこと、
    を特徴とする請求項１２に記載の自動利得制御回路。
15. 前記可変利得増幅器を３段構成としたこと、を特徴とする請求項６乃至１４のいずれかに記載の自動利得制御回路。
16. アンテナで受信して可変利得増幅器において増幅される所定変調がなされた受信信号に所定の復調処理を施すとともに、当該受信信号のレベルを当該可変利得増幅器の利得を帰還制御する受信装置において、
    入力された信号を対数変換する前段部及び当該対数変換させた信号を逆対数変換させて出力する後段部を具備することで利得制御信号のレベルに応じた線形的な単体利得特性をそれぞれ有し、初段に入力された前記受信信号のレベルを増幅させた信号が最終段より得られる複数段の可変利得増幅器と、
    最終段の前記可変利得増幅器より出力される信号を帰還させた帰還信号のレベルに応じて下に凸から上に凸へと変化するレベル特性を有した前記利得制御信号を、各段の前記可変利得増幅器が具備する前記前段部へと段階的に供給することによって、前記複数段の可変利得増幅器の対数表示した合成利得が前記利得制御信号に対して線形的な応答となるべく制御を行う利得制御回路と、
    を有することを特徴とする受信装置。
17. 前記アンテナで受信する前記受信信号のうち、所望の周波数を有するものを抽出して中間周波数へと変換した中間周波信号を生成する中間周波回路を有し、
    前記複数段の可変利得増幅器は、前記中間周波回路からの中間周波信号を増幅させるものであること、を特徴とする請求項１６に記載の受信装置。
18. 最終段の前記可変利得増幅器から得られる出力信号をＡＤ変換するＡＤ変換器と、
    前記ＡＤ変換された出力信号に復調処理を施すデジタル信号処理回路と、を有し、
    前記利得制御回路は、
    前記復調処理が施された出力信号をＤＡ変換したものを前記帰還信号として用いること、を特徴とする請求項１７に記載の受信装置。
19. 前記受信信号は、ラジオ放送信号であること、を特徴とする請求項１８に記載の受信装置。
    
    

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