JP4442746B2 - 指数関数発生器及びそれを用いた可変利得増幅器 - Google Patents

Description

【０００１】
【発明の属する技術分野】
本発明は、半導体回路技術に関し、特に、指数関数発生器及びそれを用いた可変利得増幅器（ｖａｒｉａｂｌｅ ｇａｉｎ ａｍｐｌｉｆｉｅｒ、ＶＧＡ）に関する。
【０００２】
【従来の技術】
移動通信システムにおける受信機は、広い帯域の信号パワーを受信することになる。
特に、広帯域のデジタル符号分割多重接続（Ｃｏｄｅ Ｄｉｖｉｓｉｏｎ Ｍｕｌｔｉｐｌｅ Ａｃｃｅｓｓ；以下、ＣＤＭＡ）端末機に用いられる受信機は、適切な信号処理のため、受信された信号のパワーを制御すべきである。また、ＣＤＭＡ端末機に用いられる送信機は、他の端末機との過度な干渉を避けるため、送信パワーも制御すべきである。一方、このようなパワー制御に対する考慮は、狭帯域のアナログ周波数変調（ＦＭ）システムの送／受信機にも適用される。
【０００３】
デュアルモードＣＤＭＡ／ＦＭ移動通信システムは、デジタルＣＤＭＡ変調及びアナログＦＭ変調の各々のために送／受信された信号に対するパワー制御を提供すべきであり、このようなデュアルモード端末機では、ＣＤＭＡ及びＦＭ信号と関連された規格と動作範囲を考慮しなければならないため、パワー制御過程が極めて複雑である。従って、ＣＤＭＡ及びＦＭ信号のための自動利得制御回路を個々に準備する場合、デュアルモード端末機の複雑度とコストを高くする結果を招いてしまう。従って、ＣＤＭＡ及びＦＭ信号両者に対して動作する自動利得制御回路が必要になった。
このような自動利得制御回路の一つである可変利得増幅器は、制御電圧に比例する利得を提供する。可変利得増幅器は、印加された制御電圧に対して指数的な電圧利得を提供することによって、印加された制御電圧に線形的に比例する線形のパワー利得をデシベル（ｄＢ）で提供する。可変利得増幅器は、受信機、送信機を含む多くのアプリケーションに用いられることができる。
【０００４】
図１は、デュアルモードＣＤＭＡ／ＦＭ送／受信端末機に含まれた従来の可変利得増幅器（ＶＧＡ）のブロック図を示すものである（米国特許ＵＳ５８８０６３１号参照）。
図１を参照すると、従来の可変利得増幅器１００は、入力端１２０と、二つの電流増幅器１６０Ａ、１６０Ｂとを備える。電流増幅器１６０Ａ、１６０Ｂを２段に直列接続したのは、可変利得増幅器１００のダイナミックレンジを増大させるためのものであって、必要に応じてその数を調節することができる。
【０００５】
入力端１２０は、各々入力ポート１７１、１７０を有したＦＭ入力端１２１とＣＤＭＡ入力端１２２とを別に備える。ＦＭ入力端１２１とＣＤＭＡ入力端１２２とは、ＦＭ／ＣＤＭＡモード選択信号により制御されるスイッチ１２３を介して、電流増幅器１６０Ａに選択的に接続される。
また、可変利得増幅器１００は、複数のバイアスポート１１０、１３０、１５０Ａ、１５０Ｂを備えるが、これらは可変利得増幅器１００に印加される制御電圧のためのものである。可変利得増幅器１００を構成する各端の利得は、制御電圧（例えば、信号強度を決定する受信機の検出回路により生成される制御電圧）により制御される。各端は、トランジスタのような能動素子を含む多様な構成要素によりなる。
入力端１２０は、約３．６Ｖ程度の低い供給電源で動作するため、可変利得増幅器１００の能動素子が非線形領域で動作することと、入力信号が歪曲されることを防止するため、入力端１２０は入力電圧信号を電流信号に変換する。
また、図１には、トランスコンダクタンスバイアス制御回路１４０とそれに付属されたバイアスポート１３０が示されているが、これに対しては後述する。
【０００６】
図２は、上記図１のＣＤＭＡ入力端１２２の回路図である。ＣＤＭＡ入力端１２２は、ギルバートセル減衰器（Ｇｉｌｂｅｒｔ ｃｅｌｌ ａｔｔｅｎｕａｔｏｒ）２２６と可変トランスコンダクタンス増幅器２２７から構成され、以下の四つの機能を行う。
第一に、可変トランスコンダクタンス増幅器２２７は、入力電圧信号を電流信号に変換する。第二に、可変トランスコンダクタンス増幅器２２７とギルバートセル減衰器２２６との組合は、バイアスポート１１０での制御電圧を線形的に調節することによって、指数的に変化する信号の可変増幅を行う。第三に、可変トランスコンダクタンス増幅器２２７において増加されたエミッタデジェネレイション（ｅｍｉｔｔｅｒ ｄｅｇｅｎｅｒａｔｉｏｎ）は、入力電圧信号が大きく、可変利得増幅器１００のＩＭＤ（ｉｎｔｅｒ ｍｏｄｕｒａｔｉｏｎ ｄｉｓｔｏｒｔｉｏｎ；相互変調歪み）が最も顕著である場合、ＩＭＤを減少させる。すなわち、可変トランスコンダクタンス増幅器２２７でのエミッタデジェネレイションが増加することによって、ＣＤＭＡ入力端１２２のトランスコンダクタンス、さらにはＩＭＤが減少される。第四に、可変トランスコンダクタンス増幅器２２７での減少されたエミッタデジェネレイションは、入力電圧信号が小さく、ノイズ性能が最もクリティカルな場合、可変利得増幅器１００のノイズ特性を向上させる。すなわち、可変トランスコンダクタンス増幅器２２７でのエミッタデジェネレイションが減少することによって、ＣＤＭＡ入力端１２２のトランスコンダクタンスは増加し、受信機のノイズ特性を改善することになる。
【０００７】
可変トランスコンダクタンス増幅器２２７は、二つのバイポーラ接合トランジスタ２３５、２３６と、二つの電流ソース２３８、２３９と、電界効果トランジスタ２３７とから構成される。電流ソース２３８、２３９は、各々バイポーラ接合トランジスタ２３５、２３６各々のエミッタに接続される。電界効果トランジスタ２３７のソース端２２８及びドレイン端２２９は、各々バイポーラ接合トランジスタ２３５、２３６のエミッタに接続される。入力ポート１７０の入力信号は、バイポーラ接合トランジスタ２３５、２３６のベースに印加され、可変トランスコンダクタンス増幅器２２７の出力電流は、バイポーラ接合トランジスタ２３５、２３６のコレクタから流れることになる。
【０００８】
可変トランスコンダクタンス増幅器２２７のトランスコンダクタンスは、バイポーラ接合トランジスタ２３５、２３６のエミッタデジェネレイション（ｅｍｉｔｔｅｒ ｄｅｇｅｎｅｒａｔｉｏｎ）を変化させることによって調節され、それにより可変利得増幅器１００の利得が変化することになる。バイポーラ接合トランジスタ２３５、２３６のエミッタデジェネレイションは、電界効果トランジスタ２３７のチャネル抵抗の変化により生成される。電界効果トランジスタ２３７は、オーミック領域で可変抵抗のように動作され、バイポーラ接合トランジスタ２３５、２３６の両者に対し可変エミッタデジェネレイションを提供する。従って、電界効果トランジスタ２３７のドレイン−ソースバイアス電圧は、電界効果トランジスタ２３７のニー電圧（ｋｎｅｅ ｖｏｌｔａｇｅ）より小さくなければならない。バイアスポート１２４に印加される電圧を変化させて電界効果トランジスタ２３７のゲート−ソース接合にかかる、バイアスを調節することによって、チャネル抵抗は変化することになる。可変トランスコンダクタンス増幅器２２７のトランスコンダクタンスは、電界効果トランジスタ２３７のチャネル抵抗を減らすことによって増加させることができる。
【０００９】
可変トランスコンダクタンス増幅器２２７の差動出力電流は、ギルバートセル減衰器２２６に接続される。ギルバートセル減衰器２２６は、入力された信号の電流の大きさを変化させる。ギルバートセル減衰器２２６は、第１バイポーラ接合トランジスタ対２３１、２３４と、第２バイポーラ接合トランジスタ対２３２、２３３から構成される。ギルバートセル減衰器２２６の減衰レベルは、バイアスポート１１０に印加される制御電圧により決定される。
ギルバートセル減衰器２２６は、可変トランスコンダクタンス増幅器２２７の出力電流の大部分が第２バイポーラ接合トランジスタ対２３２、２３３より第１バイポーラ接合トランジスタ対２３１、２３４を介して流れるようにするため、バイアスポート１１０に印加される制御電圧により第１バイポーラ接合トランジスタ対２３１、２３４がバイアスされる場合、可変トランスコンダクタンス増幅器２２７の出力電流を減衰させる。従って、ギルバートセル減衰器２２６の出力ポート１９０での出力電流は減少される。
【００１０】
一方、ＦＭ入力端１２１の回路構成は、電界効果トランジスタ２３７を固定抵抗に置き換えることを除けば、図２に示したＣＤＭＡ入力端１２２の回路と類似している。ＩＳ−９５のような産業規格は、ＣＤＭＡ入力信号の入力レベルに比べて、より低い入力レベルでの入力信号の圧縮を許容するため、ＦＭ入力端１２１の固定抵抗は固定されたトランスコンダクタンスを提供する。
【００１１】
図３は、上記図１のトランスコンダクタンスバイアス制御回路１４０の回路図である。図３を参照すると、トランスコンダクタンスバイアス制御回路１４０は、指数関数発生器（ｅｘｐｏｎｅｎｔｉａｌ ｆｕｎｃｔｉｏｎ ｇｅｎｅｒａｔｏｒ）３６０と、第１及び第２演算増幅器回路３５３、３５４と、低域通過フィルタ３５２と、電流ソース３４１とから構成される。
指数関数発生器３６０は、バイアスポート１３０に印加された制御電圧をその出力端３５８から第１演算増幅器回路３５３に流れる二つの出力電流に変換する。二つの出力電流の大きさの比は、制御電圧に指数的に比例する。
【００１２】
図４は、指数関数発生器３６０の回路図であって、指数関数発生器３６０はバイアスポート１３０に印加された制御電圧を入力とする差動増幅器４６５と、その出力により駆動される一対の電界効果トランジスタを含む電流ミラー４７４とから構成される。差動増幅器４６５は、バイアスポート１３０にベースが接続された一対のバイポーラ接合トランジスタ４６１、４６２とそれらに接続された電流ソース４７２とから構成され、一対の電界効果トランジスタを含む電流ミラー４７４は、四つの電界効果トランジスタ４６４、４６６、４６８、４７０から構成される。
バイポーラ接合トランジスタ４６１、４６２の入力電圧−出力電流の指数的な関係のために、バイポーラ接合トランジスタ４６１、４６２のコレクタ電流の比は、バイポーラ接合トランジスタ４６１、４６２の間のベース電圧差（制御電圧信号により決定される）に比例する。従って、バイアスポート１３０における線形的な差動電圧の変化は、出力端３５８での指数的な関係を有する電流に変換される。電流ミラー４７４は、単純にバイポーラ接合トランジスタ４６１、４６２により生成される指数的な関係を有する電流を取り、その電流が差動増幅器４６５で用いられるように供給する。
【００１３】
図３にもどって参照すると、第１及び第２演算増幅器回路３５３、３５４は、指数関数発生器３６０と共に図２の電界効果トランジスタ２３７のチャネル抵抗を制御する役割を行う。第１演算増幅器回路３５３は、好ましくは電界効果トランジスタ２３７と同一のマスター電界効果トランジスタ３４４と、基準抵抗３４６と、差動演算増幅器３４８とから構成される。
指数関数発生器３６０の出力電流は、マスター電界効果トランジスタ３４４と基準抵抗３４６に接続され、差動演算増幅器３４８は、マスター電界効果トランジスタ３４４とのゲートに印加されたバイアス電圧を変化させることによって、マスター電界効果トランジスタ３４４のドレイン端及びソース端にかかる電圧と基準抵抗３４６の両端にかかる電圧とが同等になるようにする。電界効果トランジスタ２３７とマスター電界効果トランジスタ３４４とのゲートに印加されるバイアス電圧は殆ど同じである。しかし、バイアスポート１２４を介して電界効果トランジスタ２３７に印加されたゲートバイアス電圧は、低域通過フィルタ３５２を経ることになる。低域通過フィルタ３５２は、直列抵抗３５０と分路（ｓｈｕｎｔ）キャパシタ３５１とから構成され、トランスコンダクタンスバイアス制御回路１４０から電界効果トランジスタ２３７に熱雑音（ｔｈｅｒｍａｌ ｎｏｉｓｅ）が注入されることを防止する。
【００１４】
第２演算増幅器回路３５４は、非反転の単一利得演算増幅器３４９と、ソース端２２８及びドレイン端２２９を介して、電界効果トランジスタ２３７のドレイン−ソース電圧を感知する二つの抵抗３４５、３４７とから構成され、マスター電界効果トランジスタ３４４及び電界効果トランジスタ２３７が同一のソース電圧を有するようにする。
指数関数発生器３６０と電流ソース３４１とは、マスター電界効果トランジスタ３４４に接続され、基準抵抗３４６は、基準抵抗３４６による電圧降下とマスター電界効果トランジスタ３４４のドレイン−ソースを介した電圧降下とが電界効果トランジスタのニー（ｋｎｅｅ）電圧より少ないように設計される。その結果、第１及び第２演算増幅回路３５３、３５４の動作は、電界効果トランジスタ２３７とマスター電界効果トランジスタ３４４とがこれらのオーミック領域内の類似した静止点（ｑｕｉｅｓｃｅｎｔ ｐｏｉｎｔ）で動作するようにする。
従って、電界効果トランジスタ２３７とマスター電界効果トランジスタ３４４とのチャネル抵抗は、殆ど同一であり、バイアスポート１３０に印加される線形的に調節された制御電圧によって指数的に変化する。
【００１５】
図５は、上記図１の電流増幅器１６０Ａ、１６０Ｂの回路図である。図５を参照すると、電流増幅器１６０の入力は、図１の入力端１２０の出力１９０や他の電流増幅器の出力に接続される。電流増幅器１６０は、ダーリントン差動増幅器５１０と、カスコード差動増幅器５２０と、テール電流生成器５７０とから構成され、電流ソース５９６、５９８は、供給電源と共に電流増幅器１６０にバイアスを提供する。
【００１６】
ダーリントン差動増幅器５１０は、複数のバイポーラ接合トランジスタ５８０、５８６、５８８、５９４と複数の抵抗５８２、５８４、５９０、５９２とから構成され、増加された電流利得と工程変化への鈍感性（ｉｎｓｅｎｓｉｔｉｖｉｔｙ）を提供するために、抵抗性分路−直列（ｓｈｕｎｔ−ｓｅｒｉｅｓ）フィードバックを有する。
カスコード差動増幅器５２０は、テール電流を変化させることによって電流増幅器１６０の電流利得を変化させることのできる差動電流ミラーを実現する複数のバイポーラ接合トランジスタ５００、５０２、５０４、５０６から構成され、テール電流発生器５７０で生成されるテール電流の比によって、可変電流増幅を提供するトランスリニアループ（ｔｒａｎｓｌｉｎｅａｒ ｌｏｏｐ）を提供する。
電流増幅器１６０の利得は、テール電流生成器５７０により制御される。テール電流生成器５７０は、差動ポートを介してダーリントン差動増幅器５１０とカスコード差動増幅器５２０に接続される。電流増幅器１６０の電流増幅は、図４の指数関数発生器３６０により生成され、制御ポート１５０に印加される制御電流を使用して指数的に変化する。一例として、テール電流発生器５７０は、指数関数発生器と一対のバイポーラ電流ミラーとから構成され、各々のバイポーラ電流ミラーは、複数の抵抗とバイポーラトランジスタとから構成される。
【００１７】
上述したように、従来の可変利得増幅器は、構成部毎にバイポーラ接合トランジスタを含んでいるため、ＢｉＣＭＯＳ工程を利用して形成している。特に、指数的な利得可変を有する指数関数発生器（図４参照）の場合、バイポーラ接合トランジスタ素子自体の特性を利用して、制御電圧を指数電流（ｅｘｐｏｎｅｎｔｉａｌ ｃｕｒｒｅｎｔ）に容易に変換することができる。それゆえ、生産コストが低く、集積度の高いＣＭＯＳ工程を用いる代わりに、ＢｉＣＭＯＳ工程を用いなければならなかった理由は、ＣＭＯＳ素子のトランスコンダクタンスが極めて小さくて、大きいサイズの素子を用いても適切な指数関数発生器の実現が困難であるため、バイポーラ接合トランジスタの使用は避けられないためであり、ＣＭＯＳ工程によって増幅動作を行うバイポーラ接合トランジスタの特性を達成し得ることが困難であるためである。
【００１８】
ところが、指数関数発生器は、上述した可変利得増幅器ではない他のアナログシステムにも広範囲に適用されているため、ＣＭＯＳ工程を用いて指数関数発生器を形成することが要求されている。
【００１９】
【発明が解決しようとする課題】
そこで、本発明は上記従来の指数関数発生器及びそれを用いた可変利得増幅器における問題点に鑑みてなされたものであって、本発明の目的は、ＣＭＯＳ工程を用いて製造しても適切な指数関数を獲得するできる指数関数発生器を提供することにある。
また、本発明の他の目的は、ＣＭＯＳ工程によって履行することができる上記の指数関数発生器を備える可変利得増幅器をを提供することにある。
【００２０】
【課題を解決するための手段】
上記目的を達成するためになされた本発明による指数関数発生器は、入力された制御電圧を一定時間ごとに取り込み、互いに異なる傾きで変化する信号を生成するための第１及び第２カーブ生成手段と、前記第１及び第２カーブ生成手段の出力信号を加算して近似的な指数関数値を有する信号を出力するための加算手段とを備え、前記第１カーブ生成手段は制御電圧のレベルを変化させるレベルシフタと、レベルシフタの出力電圧を電流に変換するためのＶ−Ｉ変換器と、電流ミラーを含み、前記第２カーブ生成手段は、前記第１カーブ生成手段と対称的な構成に加えて、増幅作用を行なわない寄生ＰＮＰバイポーラ接合トランジスタを備え、前記加算手段は、電流ソースとそれに対応する第２カーブ生成器の電流ソースの出力を加算して、指数電圧で出力し、指数電圧端と接地電源との間に接続された出力抵抗を備えることを特徴とする。
【００２１】
また、上記目的を達成するためになされた本発明による可変利得増幅器は、差動入力信号を増幅して、制限された固定利得値を有する電圧信号を出力するための入力手段と、入力された制御電圧を一定時間ごとに取り込み、互いに異なる傾きで変化する信号を生成するための第１及び第２カーブ生成手段を有し、前記第１及び第２カーブ生成手段から出力された信号を加算して、近似的な指数関数値を有する信号を出力するための指数関数発生手段と、前記指数関数発生手段の出力信号に応答して、指数制御電流を生成するための制御電流発生手段と、前記指数制御電流に応答して前記入力手段から出力された電圧信号に対して可変的に利得増幅を行うための少なくとも一つ以上の可変電圧増幅手段を備え、ＣＭＯＳ工程によって具現され、前記第１カーブ生成手段は制御電圧のレベルを変化させるレベルシフタと、レベルシフタの出力電圧を電流に変換するためのＶ−Ｉ変換器と、電流ミラーを使って第１カーブを生成し、前記第２カーブ生成手段は、前記第１カーブ生成手段と対称的な構成に加えて、増幅作用を行なわない寄生ＰＮＰバイポーラ接合トランジスタを備えて、第２カーブを生成し、前記加算手段は、電流ソースとそれに対応する第２カーブ生成手段の電流ソースの出力を加算して、指数電圧で出力し、指数電圧端と接地電源との間に接続された出力抵抗を使って加算を行なうことを特徴とする。
【００２２】
本発明では、指数関数発生器をＣＭＯＳ工程を用いて具現する。ＣＭＯＳ素子は、自体的に指数関数を具現することが困難であるため、本発明では制御電圧に対して互いに異なる傾きで変化する電圧信号を各々生成し、二つの信号を加算して近似的な指数関数を具現する方式を用いる。
【００２３】
また、本発明は、上記のような指数関数発生器を含む可変利得増幅器を作製する場合、ＣＭＯＳ工程を用いて具現化できるようにする。すなわち、ＣＭＯＳ素子の特性劣化を考慮して入力端では固定利得増幅のみを行うようにし、実質的な利得可変を行う可変利得セル（差動電圧増幅器）のバイアス制御のために指数的な制御電流を印加することによって利得を線形的に可変し、工程、温度などの外部要素の変化に関わりなく安定した動作をするようにオーミック領域で動作する電界効果トランジスタを使用してロードを構成する。
【００２４】
【発明の実施の形態】
次に、本発明にかかる指数関数発生器及びそれを用いた可変利得増幅器の実施の形態の具体例を図面を参照しながら説明する。
図６は、本発明の一実施例にかかる可変利得増幅器７００のブロック図である。
【００２５】
図６を参照すると、本実施例にかかる可変利得増幅器７００は、入力端７１０と、指数関数発生器７２０と、制御電流発生器７３０と、二つの可変利得セル７４０Ａ、７４０Ｂとから構成される。
まず、入力端７１０は、ＦＭモードで動作するＦＭ入力端７１２と、ＣＤＭＡモードで動作するＣＤＭＡ入力端７１４とＣＤＭＡ／ＦＭモード選択信号により制御されて、ＦＭ入力端７１２とＣＤＭＡ入力端７１４とを可変利得セル７４０Ａに選択的に接続するためのスイッチ７１６を備える。ここで、ＦＭ入力端７１２とＣＤＭＡ入力端７１４各々は、通常の差動増幅器（ＣＭＯＳ工程により作製される）として実行され、入力されたＦＭ／ＣＤＭＡ信号のノイズ特性及び歪曲特性が劣化されない程度に固定利得増幅を行う。このように、固定利得増幅を行う理由は、ＣＭＯＳ素子の劣悪なトランスコンダクタンスを考慮したものである。ＣＭＯＳ工程により作製された差動増幅器は、公知の回路であるため、それに対する詳細構成及び動作は省略する。
【００２６】
可変利得セル７４０Ａ、７４０Ｂは、実質的に利得を可変する部分であって、一種の電圧増幅器（入力と出力とが全て電圧である）である。可変利得セル７４０Ａ、７４０ＢもＣＭＯＳ工程により具現され、半指数（Ｓｅｍｉ−ｅｘｐｏｎｅｎｔｉａｌ）化された制御電流Ｉ_ｃｔｒｌによりその利得が可変される。
指数関数発生器７２０は、制御電圧Ｖ_ｃｔｒｌを指数関数に変更する部分であって、これもＣＭＯＳ工程により作製される。
制御電流発生器７３０は、指数関数発生器７２０から出力された指数電圧Ｖ_ｃを入力し制御電流Ｉ_ｃｔｒｌを生成するものであり、これもＣＭＯＳ工程により作製される。
【００２７】
図７は、上記図６の指数関数発生器７２０のブロック図である。
図７を参照すると、指数関数発生器７２０は、第１及び第２カーブ生成器８１０、８２０とこれらの出力電圧を加算するための加算器８３０を備える。
ここで、第１及び第２カーブ生成器８１０、８２０は、入力された制御電圧Ｖ_ｃｔｒｌに対して互いに異なる傾きで変化する電圧信号を各々生成し、加算器８３０でこれら二つの出力電圧を加算して、近似的な指数関数を生成する方式を用いた。これはＣＭＯＳの特性を考慮したものである。
【００２８】
図８は、上記図６の指数関数発生器７２０の回路構成を例示するものである。
図８を参照すると、第１カーブ生成器８１０は、制御電圧Ｖ_ｃｔｒｌのレベルを変化させるレベルシフタ８１２と、レベルシフタ８１２の出力電圧を電流に変換するためのＶ−Ｉ変換機８１４と、電流ミラー８１６とを備える。
レベルシフタ８１２は、制御電圧Ｖ_ｃｔｒｌと出力ノードＶ_Ｎ１との間に接続された抵抗Ｒ１と、基準電圧Ｖ_ｒｅｆと出力ノードＶ_Ｎ１との間に接続された抵抗Ｒ２とから構成される。
電流ミラー８１６は、供給電源Ｖ_ｄｄに並列接続された２個の電流ソース８１８、８１９から構成される。
Ｖ−Ｉ変換機８１４は、レベルシフタ８１２の出力ノードＶ_Ｎ１を正入力とする演算増幅器８１７と、演算増幅器８１７の出力とをゲート入力とする電界効果トランジスタＭ１と、電界効果トランジスタＭ１のドレインと接地電源との間に接続された抵抗Ｒ３とから構成される。電界効果トランジスタＭ１のドレインは、演算増幅器８１７の負入力端に接続され、電界効果トランジスタＭ１のソースは、電流ソース８１８に接続される。
【００２９】
一方、第２カーブ生成器８２０は、寄生ＰＮＰバイポーラ接合トランジスタＱ１を備えることを除外すれば、第１カーブ生成器８１０と対称的な構成を有する。ここで、寄生ＰＮＰバイポーラ接合トランジスタＱ１は、増幅動作を行わないので、優れた特性を要求せず、従ってＣＭＯＳ工程により容易に具現できる。
そして、加算器８３０は、電流ソース８１９とそれに対応する第２カーブ生成器８２０の電流ソースの出力を加算して、指数電圧Ｖ_ｃで出力し、指数電圧Ｖ_ｃ端と接地電源との間に接続された出力抵抗Ｒを備える。
【００３０】
上述したように構成された指数関数発生器７２０において、第１カーブ生成器８１０の抵抗Ｒ３に流れる電流Ｉ_１は、Ｖ_Ｎ１／Ｒ３として表すことができる。しかし、第２カーブ生成器８２０の抵抗Ｒ６に流れる電流Ｉ_２は、抵抗Ｒ６と接地電源との間に接続された寄生ＰＮＰバイポーラ接合トランジスタＱ１のため、制御電圧Ｖ_ｃｔｒｌに対して非線形的な関数となる。
【００３１】
寄生ＰＮＰバイポーラ接合トランジスタＱ１は、第２カーブ生成器８２０のレベルシフタ出力電圧Ｖ_Ｎ２がしきい電圧を越えて、初めて動作することになり、寄生ＰＮＰバイポーラ接合トランジスタＱ１は、それ自身のダイオード特性により極めて小さいターンオン抵抗を有することになる。従って、この場合の電流Ｉ_２はＶ_Ｎ２／Ｒ６に近似される。一方、指数関数発生器７２０の出力電圧Ｖ_ｃは、（Ｉ_１＋Ｉ_２）×Ｒと表すことができるが、第１及び第２カーブ生成器８１０、８２０の抵抗比にしたがって制御電圧Ｖ_ｃｔｒｌを各々他の値で一定時間ごとに取り込むことにより、温度、製造工程などの外部要素から独立的な半指数値を有する。
【００３２】
図９は、上記図６の制御電流発生器７３０の回路構成を例示するものであって、ＣＭＯＳ工程により作製される。
図９を参照すると、制御電流発生器７３０は、指数関数発生器７２０から出力された指数電圧Ｖ_ｃをゲート入力とする電界効果トランジスタＭ３と、電流ミラーを構成する二つの電界効果トランジスタＭ１００、Ｍ１０１とから構成される。電界効果トランジスタＭ３に入力された指数電圧Ｖ_ｃによって、電界効果トランジスタＭ１００に流れる電流が変化することになり、電界効果トランジスタＭ１０１にミラーリングされた電流値が変化して制御電流Ｉ_{ｃｔｒｌ’}を出力することになる。
【００３３】
図１０は、上記図６の可変利得セル７４０Ａ、７４０Ｂの回路構成を例示するものであって、ＣＭＯＳ工程により作製される。
図１０を参照すると、可変利得セル７４０は、バイアス制御部７４２と、電圧入力部７４４と、ロード部７４６とから構成された差動増幅器の構造を有する。バイアス制御部７４２は、制御電流発生器７３０から出力された制御電流Ｉ_ｃｔｒｌを電流ソースとして用い、電圧入力部７４４は、差動入力電圧ＩＮ＋、ＩＮ−をゲート入力とする二つの電界効果トランジスタＭ４、Ｍ５とから構成される。そして、ロード部７４６は、有効ロード部７４８と、共通モードフィードバック（ｃｏｍｍｏｎ ｍｏｄｅ ｆｅｅｄｂａｃｋ；以下ＣＭＦＢ）回路７４９と、その出力をゲート入力とする二つの電界効果トランジスタＭ６、Ｍ７とから構成される。
【００３４】
ここで、有効ロード部７４８は、電界効果トランジスタＭ６、Ｍ７各々のドレイン端との間に接続された二つの抵抗Ｒ７、Ｒ８と、二つの電界効果トランジスタＭ８、Ｍ９とから構成される。ここで、二つの抵抗Ｒ７、Ｒ８との間のノードは、ＣＭＦＢ回路７４９の入力端に接続され、二つの電界効果トランジスタＭ８、Ｍ９との間のノードは、第２定電圧Ｖ_ＣＭ２に接続され、二つの電界効果トランジスタＭ８、Ｍ９のゲートは供給電源Ｖ_ｄｄに共通に接続される。説明しない図面符号であるＯＵＴ＋、ＯＵＴ−は、差動出力電圧を示す。
【００３５】
例えば、ＣＭＦＢ回路７４９は、バイアスのために第１及び第２定電圧Ｖ_ＣＭ１、Ｖ_ＣＭ２を用い、有効ロード部７４８内の二つの抵抗Ｒ７、Ｒ８（実質的に同じ抵抗値を有する）の間のノードの電圧が入力されて、その電圧と第１定電圧Ｖ_ＣＭ１とを比較した後、その結果に応じて出力端に接続された二つの電界効果トランジスタＭ６、Ｍ７のゲートを制御することによって、［（Ｖｏｕｔ＋）＋（Ｖｏｕｔ−）］／２として表される二つの抵抗Ｒ７、Ｒ８の間のノードの電圧が、第１定電圧Ｖ_ＣＭ１に保持されるようにする役割をする。すなわち、二つの抵抗Ｒ７、Ｒ８の間のノードをまるでＡＣグラウンドのような状態に保持する。
【００３６】
上記のように構成された可変利得セル７４０において、電圧入力部７４４の電界効果トランジスタＭ４、Ｍ５が飽和（Ｓａｔｕｒａｔｉｏｎ）領域において動作するようにすれば、可変利得セル７４０の電圧利得は、電界効果トランジスタＭ４、Ｍ５のトランスコンダクタンスｇｍ値と有効ロード部７４８の有効抵抗（ｅｆｆｅｃｔｉｖｅ ｒｅｓｉｓｔａｎｃｅ、Ｒ_ｅｆｆ）との積として表すことができる。下記の数式１は、可変利得セル７４０の電圧利得Ａｖを表すものである。
【数式１】

ここで、ｇｍ_Ｍ４は、電界効果トランジスタＭ４のトランスコンダクタンス、μｎはＮＭＯＳの移動度（ｍｏｂｉｌｉｔｙ）、Ｃｏｘは電界効果トランジスタＭ４のゲート酸化膜キャパシタンス、（Ｗ／Ｌ）_Ｍ４は電界効果トランジスタＭ４のチャネルの長さ（ｌｅｎｇｔｈ、Ｌ）に対するチャネル幅（ｗｉｄｔｈ、Ｗ）の比を各々表す。
【００３７】
一方、有効抵抗Ｒ_ｅｆｆは、下記の数式２のように表すことができる。
【数式２】

ここで、Ｒ_０、Ｍ６は、電界効果トランジスタＭ６の出力抵抗値、Ｒ_{ｄｓ、Ｍ８}は、電界効果トランジスタＭ８のドレインソース抵抗値、Ｖ_ＴＮはＮＭＯＳのしきい電圧を各々表したものである。
【００３８】
従って、前記数式１は、下記の数式３のように修正することができる。
【数式３】

この場合、トランスコンダクタンスｇｍ値が二乗根形態に表示されるので、可変利得セル７４０の電圧利得Ａｖは、線形性を有することができない。従って、この電圧利得Ａｖを線形化するため、指数関数発生器７２０で生成された指数電圧Ｖ_ｃを制御電流発生器７３０（図９参照）で処理することによって、制御電流Ｉ_ｃｔｒｌを生成することになる。
【００３９】
すなわち、制御電流発生器７３０の電界効果トランジスタＭ３が十分に広い入力電圧範囲に対して、飽和領域で動作するように回路を構成すれば、電界効果トランジスタＭ３のスクェアロー電流（ｓｑｕａｒｅ ｌａｗ ｃｕｒｒｅｎｔ）が生成され、制御電流発生器７３０の入力が指数電圧Ｖ_ｃであるので制御電流発生器７３０の出力電流Ｉ_{ｃｔｒｌ’}は、下記の数式４のように表すことができる。
【数式４】

【００４０】
一方、この値Ｉ_{ｃｔｒｌ’}を電流ミラーを介して可変利得セル７４０のバイアス制御電流Ｉ_ｃｔｒｌに持ってくると、可変利得セル７４０の電圧利得Ａｖは、下記の数式５のように整理される。
【数式５】

ここで、電界効果トランジスタＭ８は、製造工程や温度などの外部要素の変化に関わりなく安定動作を保持するようにオーミック領域で動作すべきであり、優れた線形性を得るために、電界効果トランジスタＭ８のドレイン−ソース電圧は、最小化されるべきである。ＣＭＦＢ回路７４９を構成するのに用いられる第１及び第２定電圧Ｖ_ＣＭ１、Ｖ_ＣＭ２の電圧差が電界効果トランジスタＭ８のドレインソース電圧になるため、線形性への調節が可能である。
【００４１】
そして、電界効果トランジスタＭ４、Ｍ５が飽和領域で動作するようにすれば、ノイズ特性も改善され、可変利得セル７４０の電圧利得は、温度や製造工程などの外部要素から独立的な値として示される。一方、電界効果トランジスタＭ８のゲート電圧は、必ず供給電源Ｖ_ｄｄである必要はなく、電界効果トランジスタＭ８がオーミック領域で動作するように考慮した値を決定すれば良い。
【００４２】
尚、本発明は、上述の実施例に限られるものではない。本発明の技術的範囲から逸脱しない範囲内で多様に変更実施することが可能である。例えば、上述した実施例では指数関数発生器が可変利得増幅器に適用される場合を例にして説明したが、本発明が他のアナログシステムで指数関数発生器が用いられる場合にも適用される。
【００４３】
【発明の効果】
上述したように、本発明による指数関数発生器は、指数関数発生器をＣＭＯＳ工程を用いて具現することによって、生産コストを低減し、集積度を増大させることができる。
【００４４】
また、本発明の指数関数発生器とそれを利用した可変利得増幅器は、ＣＭＯＳ工程を用いて具現しながらも温度、製造工程などの外部特性変化に独立的であるため、量産性に優れている。さらに、本発明の可変利得増幅器は、利得可変セルのバイアス電源ソースとして制御電流Ｉ_ｃｔｒｌを用いることによって、利得による電流変化により電流消費を低減することができるという効果がある。
【図面の簡単な説明】
【図１】従来のデュアルモードＣＤＭＡ／ＦＭ端末機の受信機に含まれた可変利得増幅器のブロック図である。
【図２】図１のＣＤＭＡ入力端１２２の回路図である。
【図３】図１のトランスコンダクタンスバイアス制御回路の回路図である。
【図４】図３の指数関数発生器の回路図である。
【図５】図１の電流増幅器の回路図である。
【図６】本発明の一実施例にかかる可変利得増幅器のブロック図である。
【図７】図６の指数関数発生器のブロック図である。
【図８】図６の指数関数発生器の回路構成例示図である。
【図９】図６の制御電流発生器の回路構成例示図である。
【図１０】図６の可変利得セルの回路構成例示図である。
【符号の説明】
７００ 可変利得増幅器
７１０ 入力端
７１２ ＦＭ入力端
７１４ ＣＤＭＡ入力端
７１６ スイッチ
７２０ 指数関数発生器
７３０ 制御電流発生器
７４０、７４０Ａ、７４０Ｂ 可変利得セル
７４２ バイアス制御部
７４４ 電圧入力部
７４６ ロード部
７４８ 有効ロード部
７４９ 共通モードフィードバック（ＣＭＦＢ）回路
８１０ 第１カーブ生成器
８１２ レベルシフタ
８１４ Ｖ−Ｉ変換機
８１６ 電流ミラー
８１７ 演算増幅器
８１８、８１９ 電流ソース
８２０ 第２カーブ生成器
８３０ 加算器

Claims (17)

1. 入力された制御電圧を一定時間ごとに取り込み、互いに異なる傾きで変化する信号を生成するための第１及び第２カーブ生成手段と、前記第１及び第２カーブ生成手段の出力信号を加算して近似的な指数関数値を有する信号を出力するための加算手段とを備え、前記第１カーブ生成手段は制御電圧のレベルを変化させるレベルシフタと、レベルシフタの出力電圧を電流に変換するためのＶ−Ｉ変換器と、電流ミラーを含み、
   前記第２カーブ生成手段は、前記第１カーブ生成手段と対称的な構成に加えて、増幅作用を行なわない寄生ＰＮＰバイポーラ接合トランジスタを備え、
   前記加算手段は、電流ソースとそれに対応する第２カーブ生成器の電流ソースの出力を加算して、指数電圧で出力し、指数電圧端と接地電源との間に接続された出力抵抗を備えることを特徴とする指数関数発生器。
2. 前記第１カーブ生成手段は、前記制御電圧の電圧レベルを変更するための第１レベルシフタ部と、
   供給電源にバイアスされた第１電流ミラー部と、
   前記第１電流ミラー部と接地電源との間に接続され、前記第１レベルシフタ部の出力電圧を入力して電流に変換するための第１Ｖ−Ｉ変換部とを備えることを特徴とする請求項１に記載の指数関数発生器。
3. 前記第２カーブ生成手段は、前記制御電圧の電圧レベルを変更するための第２レベルシフタ部と、
   供給電源にバイアスされた第２電流ミラー部と、
   前記第２電流ミラー部に接続され、前記第２レベルシフタ部の出力電圧を入力して電流に変換するための第２Ｖ−Ｉ変換部と、
   前記第２Ｖ−Ｉ変換部と接地電源との間に接続され、接地電源をベース入力とし、ＣＭＯＳ工程によって形成された寄生バイポーラ素子とを備えることを特徴とする請求項１に記載の指数関数発生器。
4. 前記加算手段は、指数関数発生器の出力端と接地電源との間に接続された出力抵抗を備え、前記第１及び第２電流ミラー部の出力を加算することを特徴とする請求項１に記載の指数関数発生器。
5. 前記第１及び第２レベルシフタ部は、各々、制御電圧端とレベルシフタ部の出力端との間に接続された第１抵抗と、
   基準電圧端とレベルシフタ部の出力端との間に接続された第２抵抗とを備えることを特徴とする請求項２または３に記載の指数関数発生器。
6. 前記第１及び第２Ｖ−Ｉ変換部は、各々、前記レベルシフタ部の出力信号を正入力とする演算増幅器と、
   前記演算増幅器の出力をゲート入力とし、電流ミラー部にソースが接続され、前記演算増幅器の負入力端にドレインが接続された電界効果トランジスタと、
   前記電界効果トランジスタのドレインと接地電源との間に接続された抵抗とを備えることを特徴とする請求項２または３に記載の指数関数発生器。
7. 前記第１及び第２電流ミラー部は、各々、供給電源と前記電界効果トランジスタのソース端との間に接続された第１電流ソースと、
   供給電源と前記指数関数発生器の出力端との間に接続された第２電流ソースとを備えることを特徴とする請求項２または３に記載の指数関数発生器。
8. 前記第１及び第２カーブ生成手段は、ＣＭＯＳ工程によって形成されることを特徴とする請求項１に記載の指数関数発生器。
9. 差動入力信号を増幅して、制限された固定利得値を有する電圧信号を出力するための入力手段と、入力された制御電圧を一定時間ごとに取り込み、互いに異なる傾きで変化する信号を生成するための第１及び第２カーブ生成手段を有し、前記第１及び第２カーブ生成手段から出力された信号を加算して、近似的な指数関数値を有する信号を出力するための指数関数発生手段と、前記指数関数発生手段の出力信号に応答して、指数制御電流を生成するための制御電流発生手段と、前記指数制御電流に応答して前記入力手段から出力された電圧信号に対して可変的に利得増幅を行うための少なくとも一つ以上の可変電圧増幅手段を備え、ＣＭＯＳ工程によって具現され、
   前記第１カーブ生成手段は制御電圧のレベルを変化させるレベルシフタと、レベルシフタの出力電圧を電流に変換するためのＶ−Ｉ変換器と、電流ミラーを使って第１カーブを生成し、
   前記第２カーブ生成手段は、前記第１カーブ生成手段と対称的な構成に加えて、増幅作用を行なわない寄生ＰＮＰバイポーラ接合トランジスタを備えて、第２カーブを生成し、前記加算手段は、電流ソースとそれに対応する第２カーブ生成手段の電流ソースの出力を加算して、指数電圧で出力し、指数電圧端と接地電源との間に接続された出力抵抗を使って加算を行なうことを特徴とする可変利得増幅器。
10. 前記指数関数発生手段の第１カーブ生成手段は、前記制御電圧の電圧レベルを変更するための第１レベルシフタ部と、
    供給電源によってバイアスされた第１電流ミラー部と、
    前記第１電流ミラー部と接地電源との間に接続され、前記第１レベルシフタ部の出力電圧を入力して、電流に変換するための第１Ｖ−Ｉ変換部とを備えることを特徴とする請求項９に記載の可変利得増幅器。
11. 前記指数関数発生手段の第２カーブ生成手段は、前記制御電圧の電圧レベルを変更するための第２レベルシフタ部と、
    供給電源によってバイアスされた第２電流ミラー部と、
    前記第２電流ミラー部に接続され、前記第２レベルシフタ部の出力電圧を入力して電流に変換するための第２Ｖ−Ｉ変換部と、
    前記第２Ｖ−Ｉ変換部と接地電源との間に接続され、接地電源をベース入力とし、ＣＭＯＳ工程によって形成された寄生バイポーラ素子とを備えることを特徴とする請求項９に記載の可変利得増幅器。
12. 前記制御電流発生手段は、前記指数関数発生手段の出力信号をゲート入力とする電界効果トランジスタと、
    前記電界効果トランジスタに流れる電流をミラーリングして前記指数制御電流を出力するための電流ミラーとを備えることを特徴とする請求項９に記載の可変利得増幅器。
13. 前記可変電圧増幅手段は、前記指数制御電流を電流ソースとして用いるバイアス制御部と、
    前記入力手段から出力された電圧信号を差動入力信号として入力する信号入力部と、
    供給電源と可変電圧増幅手段の差動出力端との間に接続されたロード部とを備えることを特徴とする請求項９に記載の可変利得増幅器。
14. 前記信号入力部は、前記入力手段から出力された電圧信号をそれぞれのゲート入力とし、前記バイアス制御部と前記差動出力端との間に接続されて、飽和領域で動作する第１及び第２電界効果トランジスタを備えることを特徴とする請求項１３に記載の可変利得増幅器。
15. 前記ロード部は、少なくともオーミック領域で動作する電界効果トランジスタを有して構成された有効ロードを備えることを特徴とする請求項１３に記載の可変利得増幅器。
16. 前記有効ロードは、前記可変電圧増幅手段の差動出力端間に直列に接続され、実質的に同じ抵抗値を有する第１及び第２抵抗と、
    前記差動出力端間に直列に接続され、オーミック領域で動作する第３及び第４電界効果トランジスタとを備えることを特徴とする請求項１５に記載の可変利得増幅器。
17. 前記ロード部は、前記第１抵抗と第２抵抗との間のノードの電圧と第１定電圧とを比較して、前記第１抵抗と第２抵抗との間のノードの電圧が前記第１定電圧と実質的に同じレベルを保持するようにするためのフィードバック電圧を発生する共通モードフィードバック回路と、
    前記供給電源と前記差動出力端との間に各々接続され、前記フィードバック電圧をゲート入力とする第５及び第６電界効果トランジスタとをさらに備え、
    前記有効ロードの前記第３電界効果トランジスタと第４電界効果トランジスタとの間のノードには、前記第１定電圧と異なる電圧レベルの第２定電圧が印加されることを特徴とする請求項１５または１６に記載の可変利得増幅器。

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