JP3938793B2 - 擬似対数利得制御を用いる可変利得増幅器 - Google Patents

Description

本発明は、２つの制御電流の比にほぼ比例する利得を有する可変利得増幅器に対するこれら２つの制御電流を発生する制御回路に関するものである。２つの電流の比に比例する利得を有する可変利得増幅器（ＶＧＡ）は欧州特許出願第０５８２３６５号明細書から既知であり、この欧州特許出願明細書には米国特許第３，８４９，７３５号明細書から既知の技術が開示されており、この米国特許明細書にはIEEE Journal of Solid-State Circuits, Vol. SC-3, No. 4, December 1968の第３５３〜３６５頁の論文“A New Wide-Band Amplifier Technique”（B. Gilbert氏著）から既知の技術が開示されている。このような可変利得増幅器の帯域幅は広く、この増幅器は例えば、読出しヘッドの変動出力信号を補償するのに利得を可変にする必要があるハードディスク駆動用の読出し増幅器に用いることができる。この目的のために、自動利得制御（ＡＧＣ）を信号処理チェーン内に導入して信号レベルを一定にしている。入力信号のレベルに依存しないＡＧＣ動作を得るためには、指数ＶＧＡ制御が必要であり、すなわち利得を、ｘを制御パラメータとした場合のｅｘｐ（ｘ）に比例させる必要がある。このことは、ＶＧＡに対する２つの制御電流の比を制御パラメータに指数関数的に比例させる必要があるということを意味する。
本発明の目的は、制御パラメータにほぼ指数関数的に比例する比を有する制御電流を生じる制御回路を提供せんとするにある。
本発明は、２つの制御電流の比にほぼ比例する利得を有する可変利得増幅器に対するこれら２つの制御電流を発生する制御回路において、この制御回路が、
制御信号を受ける入力端子と、
２つの制御電流を生じる出力端子と、
入力端子における制御信号を差動出力電流に変換する電圧−電流変換器であって、差動出力電流を生じる２つの出力ノードを有する当該電圧−電流変換器と、
前記２つの出力ノードのうちの一方の出力ノードと基準端子との間で直列に配置された少なくとも２つの半導体接合の第１直列回路と、
前記２つの出力ノードのうちの他方の出力ノードと前記基準端子との間で直列に配置された少なくとも２つの半導体接合の第２直列回路と、
電流導通手段を経て前記基準端子に結合された相互接続エミッタと、前記２つの出力ノードにそれぞれ接続されたベースと、前記出力端子にそれぞれ接続されたコレクタとを有する差動トランジスタ対と
を具えていることを特徴とする。
少なくとも２つの半導体接合の第１直列回路と、差動トランジスタ対の２つのトランジスタのベース−エミッタ接合と、少なくとも２つの半導体接合の第２直列回路とがトランスリニアループを構成する。電圧−電流変換器からの差動出力電流は少なくとも２つの半導体接合の第１及び第２直列回路に供給される。その結果、差動トランジスタ対のトランジスタのコレクタ電流は後に説明するように、所望の指数制御に対する少なくとも二次の近似に応じた比を有するようになり、この近似は広い信号レベル範囲に亘って正確となる。有利な例は請求の範囲の従属項に規定してある。
本発明の上述した及びその他の目的及び特徴は以下の図面に関する詳細な説明から明らかとなるであろう。図中、
図１は、２つの制御電流の比に比例する利得を有する可変利得増幅器を示し、
図２は、図１の可変利得増幅器に対する制御電流を発生する本発明による制御回路を示し、
図３は、図２の制御回路の変形例の一部を示す。
図１は、内容を参考のために導入した前記の特許文献及びB. Gilbert氏の論文に基づく可変利得増幅器（ＶＧＡ）を示す。差動入力信号＋ｕ_i（入力端子２における）及び−ｕ_i（入力端子４における）は、エミッタが２つの直列抵抗１０及び１２を介して相互接続されているトランジスタ６及びトランジスタ８により差動電流に変換される。２つの直列抵抗１０及び１２の相互接続ノード１４は、第１制御電流２・Ｉを発生する第１制御電流源１８を介して負電源端子１６に結合されている。トランジスタ６及び８のベースは入力端子２及び４にそれぞれ結合されている。トランジスタ６及び８のコレクタはそれぞれダイオード２２及びダイオード２４を介して正電源端子２０に接続されている。これらダイオード２２及び２４の代わりにダイオード接続したトランジスタを用いることができる。ダイオード２２及び２４の両端間の電圧を前記米国特許第３，８４９，７３５号に詳細に記載されているようにして且つここに記載されている理由でそれぞれエミッタホロワトランジスタ２６及び２８によりバッファリングするも、これらエミッタホロワトランジスタを所望に応じ省略することができる。これらのバッファリングされた電圧はそれぞれトランジスタ３０及び３２のベースに供給される。これらトランジスタ３０及び３２のエミッタは相互接続されており、且つ第２制御電流２・Ｊを発生する第２制御電流源３４を介して負電源端子１６に結合されている。トランジスタ３０及び３２のコレクタはそれぞれＶＧＡの出力端子３６及び３８に結合され、これら出力端子は例えば、増幅された相補の出力信号＋ｕ₀／−ｕ₀を発生する負荷抵抗４０及び４２をそれぞれ介して正電源端子２０に接続されている。ＶＧＡの利得ｕ₀／ｕ_iは、B. Gilbert氏の前記の論文に詳細に説明されているように、制御電流源３４及び１８により発生される制御電流の比Ｊ／Ｉにほぼ比例する。所望に応じ、トランジスタ６及び８のエミッタを追加の抵抗により選択的に相互接続してＶＧＡの利得を段階的に減少させるようにすることができる。
図１に示すＶＧＡは特に、ハードディスク駆動における読出し増幅器中の自動利得制御（ＡＧＣ）ループにある広帯域可変利得増幅器として用いるのに適している。この目的のためには、入力信号ｕ_iの信号レベルに依存しないＡＧＣ動作が必要となる。この場合のＶＧＡ制御は制御パラメータｘに指数関数的に依存させる必要がある。換言すれば、利得ｕ₀／ｕ_iをｅｘｐ（ｘ）に比例させる必要がある。ここに、ｘは制御パラメータである。このことは、ＶＧＡに対する２つの制御電流の比Ｊ／Ｉを制御パラメータｘに指数関数的に比例させる必要があるということを意味する。
図２は、上述した条件を満足する２つの制御電流を生じうる本発明による回路を示す。指数関係ｅｘｐ（２ｎ・ｘ）の近似は関係〔（１＋ｘ）／（１−ｘ）〕ⁿにより得られる。ここに、ｘは正規化された制御電圧であり、ｎは整数である。この近似式を用いることにより、擬似の指数制御特性が得られる。理想的な指数特性から２ｄＢよりも多く偏移しない約３０ｄＢの制御範囲に対しては二次近似、すなわちｎ＝２で充分である。制御回路は、例えば差動制御電圧＋ｕ_c／−ｕ_cを受ける入力端子５０及び５２を有する。この差動制御電圧は電圧−電流変換器５４により差動電流に変換される。この差動電流は電圧−電流変換器５４の２つの出力ノード５６及び５８に得られる。電圧−電流変換器５４はいかなる設計のものにもすることができる。電圧−電流変換器５４は例えば、ベースすなわち制御電極が入力端子５０に接続されたＰＮＰトランジスタ６０と、ベースが入力端子５２に接続されたＰＮＰトランジスタ６２とより成る差動トランジスタ対を具える。トランジスタ６０及び６２のエミッタすなわち第１主電極は、電圧−電流変換器５４の感度を決定する抵抗６４を介して相互接続されている。又、トランジスタ６０及び６２のエミッタは、例えばそれぞれＰＮＰ電流源トランジスタ６８及び７０を有するバイアス電流源を介して正電源端子６６に結合されている。電流源トランジスタ６８及び７０のエミッタはそれぞれ、図１に示すＶＧＡの利得をプリセットするよう調整しうるバイアス抵抗７２及び７４を経て正電源端子６６に接続されている。電圧−電流変換器５４は更に、バイアス電流Ｉ_Bを出力ノード５６及び５８に供給する２つの直流バイアス電流源を有する。これら２つのバイアス電流源は例えばそれぞれＰＮＰ電流源トランジスタ７６及び７８を以って構成する。電流源トランジスタ７６及び７８のエミッタはそれぞれバイアス抵抗８０及び８２を介して正電源端子６６に接続されている。電流源トランジスタ６８，７０，７６及び７８のベースはすべてＰＮＰトランジスタ８４のベースに接続されており、このＰＮＰトランジスタ８４のエミッタはダイオード８６を介して正電源端子６６に接続されている。トランジスタ８４のベース及びコレクタすなわち第２主電極間の電圧差は、エミッタ、ベース及びコレクタがトランジスタ８４のベース、トランジスタ８４のコレクタ及び負電源端子９０にそれぞれ接続されているＰＮＰトランジスタ８８により一定に保たれる。トランジスタ８４のコレクタはバイアス電流源９２を介して負電源端子９０に結合されている。このようにしてバイアス電圧Ｖ_Bがトランジスタ８４のベースに得られ、このバイアス電圧が電流源トランジスタ６８，７０，７６及び７８のベースに与えられる。
制御回路は更に、出力ノード５６及び負電源端子９０間で直列に接続された２つのダイオード９４及び９６の第１直列回路と、出力ノード５８及び負電源端子９０間で直列に接続された２つのダイオード９８及び１００の第２直列回路とを有する。更に、差動トランジスタ対がＮＰＮトランジスタ１０２及びＮＰＮトランジスタ１０４を有しており、これらトランジスタのエミッタが相互接続され且つ他のダイオード１０６を介して負電源端子９０に接続されている。ダイオード９４，９６，９８，１００及び１０６はダイオード接続されたバイポーラＮＰＮトランジスタとするのが好ましい。トランジスタ１０２のベース及びコレクタはそれぞれ制御回路の出力ノード５６及び第１出力端子１０８に接続されている。出力端子１０８には第１制御電流２・Ｉが得られ、この第１制御電流を図１におけるＶＧＡの相互接続ノード１４に供給する必要がある。出力端子１１０には第２制御電流２・Ｊが得られ、この第２制御電流を図１におけるＶＧＡのトランジスタ３０及び３２のエミッタの相互接続ノードに供給する必要がある。この場合、図１のＶＧＡと図２の制御回路との正電源端子及び負電源端子を相互接続して電源を簡単化することができる。ダイオード接続されたトランジスタ９４，９６，９８及び１００のエミッタ面積は互いにほぼ等しくする。トランジスタ１０２及び１０４のエミッタ面積は例えばダイオード接続されたトランジスタ９４，９６，９８及び１００のエミッタ面積の２倍とし、ダイオード接続されたトランジスタ１０６のエミッタ面積はダイオード接続されたトランジスタ９４，９６，９８及び１００のエミッタ面積の４倍とする。しかし、他の面積比を同様に選択することができる。ダイオード９４，９６，１０６及びトランジスタ１０２の半導体接合が第１トランスリニアループを構成する。ダイオード９８，１００，１０６及びトランジスタ１０４の半導体接合は第２トランスリニアループを構成する。トランスリニア（translinear）原理自体は例えば、英国ロンドンのPeter Peregrinus Ltd.社により１９９０年に発行された本“Analogue IC design:the current-mode approach”の第２章から既知である。
電圧−電流変換器５４は出力ノード５６に電流Ｘ（１−ｄ）を生じ、出力ノード５８に電流Ｘ（１＋ｄ）を生じる。ｄは制御電圧ｕ_c及びバイアス抵抗７２及び７４のプリセット値に比例する。例えば、Ｉ_B＝０．５ｍＡであり、制御電圧ｕ_cに応答してトランジスタ６０のコレクタ電流が０及び１ｍＡ間で変化でき且つトランジスタ６２のコレクタ電流が１及び０ｍＡ間で変化できるものとすると、電流Ｘ（１−ｄ）は
０．５ｍＡ＜Ｘ（１−ｄ）＜１．５ｍＡ
となる。従って、−０．５＜ｄ＜＋０．５となる。この電流Ｘ（１−ｄ）が２つのダイオード９４及び９６の半導体接合を流れる。電流Ｘ（１＋ｄ）はダイオード９８及び１００の半導体接合を流れる。電流２・Ｉはトランジスタ１０２のベース−エミッタ接合及びダイオード１０６の半導体接合を流れる。電流２・Ｊはトランジスタ１０４のベース−エミッタ接合及びダイオード１０６の半導体接合を流れる。従って、ダイオード１０６を流れる電流の合計は２・Ｉ＋２・Ｊとなる。ダイオード９４及び９６の半導体接合電圧の合計はトランジスタ１０２及びダイオード１０６の半導体接合電圧の合計に等しくなる。これと同じことが、ダイオード９８及び１００の半導体接合電圧の合計とトランジスタ１０４及びダイオード１０６の半導体接合電圧の合計とに対して言える。従って、前述したエミッタ面積比を考慮し、接合電圧と接合電流との間の周知の対数関係に基づくトランスリニア原理によれば、以下の式が成り立つ。
Ｘ（１−ｄ）・Ｘ（１−ｄ）＝２・（Ｉ／２）・（２・Ｉ＋２・Ｊ）／４
＝Ｉ・（Ｉ＋Ｊ）／２ …（１）
Ｘ（１＋ｄ）・Ｘ（１＋ｄ）＝２・（Ｊ／２）・（２・Ｉ＋２・Ｊ）／４
＝Ｊ・（Ｉ＋Ｊ）／２ …（２）
式（２）を式（１）で割ることにより次式（３）が得られる。
Ｊ／Ｉ＝〔（Ｉ＋ｄ）／（Ｉ−ｄ）〕² …（３）
このことは、２つの制御電流の比が指数制御特性の前述した二次近似に応じたものであるということを意味する。
以下の表では、二次の擬似の対数利得関数Ｇ_PS＝２０ log〔（１＋ｘ）／（１−ｘ）〕²を真の対数利得関数Ｇ_ex＝２０ log exp〔（４ｘ）と比例し、Ｇ_PSとＧ_exとの間の差Ｄ_ifを０＜ａｂｓ（ｘ）＜０．５に対して計算してある。

この表は、本発明による制御回路の二次の擬似の対数制御特性により、大きな制御範囲に亘る理想的な対数利得制御の良好な近似が達成されることを示している。
ダイオード１０６の代わりにダイオードの直列回路を用いることができる。又、ダイオード１０６の代わりに図３に示すように電流源１１２又は抵抗１１４を用いることもできる。この場合、基本的なトランスリニア原理は有効であり、この構成の場合前記式（１），（２）及び（３）に類似の式を得ることができる。図３にも示してあるように、対数関数のより高次の近似を得るために、ダイオードの各直列回路におけるダイオードの個数を２よりも多くすることができる。
上述した本発明の実施例は例示にすぎず、本発明はこれら実施例に限定されるものではなく、種々の変形例が可能である。例えば、電圧−電流変換器５４におけるトランジスタは、エミッタ（第１主電極）、コレクタ（第２主電極）及びベース（制御電極）に対応するソース、ドレイン及びゲートを有するユニポーラ（ＭＯＳ）トランジスタとすることができる。実際、前述したように、制御信号ｕ_cに応答してＸ（１−ｄ），Ｘ（１＋ｄ）の種類の差動電流を発生しうるいかなる電圧−電流変換器５４をも制御回路に用いるのに適しているものである。

Claims (11)

1. ２つの制御電流の比にほぼ比例する利得を有する可変利得増幅器に対するこれら２つの制御電流を発生する制御回路において、この制御回路が、
   制御信号を受ける入力端子と、
   ２つの制御電流を生じる出力端子と、
   入力端子における制御信号を差動出力電流に変換する電圧−電流変換器であって、差動出力電流を生じる２つの出力ノードを有する当該電圧−電流変換器と、
   前記２つの出力ノードのうちの一方の出力ノードと基準端子との間で直列に配置された少なくとも２つの半導体接合の第１直列回路と、
   前記２つの出力ノードのうちの他方の出力ノードと前記基準端子との間で直列に配置された少なくとも２つの半導体接合の第２直列回路と、
   電流導通手段を経て前記基準端子に結合された相互接続エミッタと、前記２つの出力ノードにそれぞれ接続されたベースと、前記出力端子にそれぞれ接続されたコレクタとを有する差動トランジスタ対と
   を具えていることを特徴とする制御回路。
2. 請求の範囲１に記載の制御回路において、前述電流導通手段が少なくとも１つの他の半導体接合を具えていることを特徴とする制御回路。
3. 請求の範囲１に記載の制御回路において、前記電流導通手段が電流源又は抵抗を具えていることを特徴とする制御回路。
4. 請求の範囲１〜３のいずれか一項に記載の制御回路において、前記電圧−電流変換器が、
   第１バイアス電流手段と、
   トランジスタを有する他の差動トランジスタ対であって、これらトランジスタの第１主電極がバイアス電流を受けるために前記第１バイアス電流手段にそれぞれ結合され、これらトランジスタの制御電極が前記入力端子にそれぞれ結合され、これらトランジスタの第２主電極がそれぞれ前記２つの出力ノードの一方に結合されている当該他の差動トランジスタ対と
   を具えていることを特徴とする制御回路。
5. 請求の範囲４に記載の制御回路において、前記電圧−電流変換器が更に、前記他の差動トランジスタ対のトランジスタの第１主電極間に結合された抵抗を有していることを特徴とする制御回路。
6. 請求の範囲４又は５に記載の制御回路において、前記第１バイアス電流手段」が第１電流源トランジスタ及び第２電流源トランジスタを具え、これら電流源トランジスタのそれぞれの制御電極はバイアス電圧を受けるように接続され、これら電流源トランジスタの主電流路は他の基準端子と前記他の差動トランジスタ対のトランジスタのそれぞれの第１主電極との間にそれぞれ挿入されていることを特徴とする制御回路。
7. 請求の範囲６に記載の制御回路において、前記第１電流源トランジスタ及び第２電流源トランジスタの主電流路はそれぞれ第１バイアス抵抗及び第２バイアス抵抗を経て前記他の基準端子に結合されていることを特徴とする制御回路。
8. 請求の範囲７に記載の制御回路において、前記第１及び第２バイアス抵抗は調整可能となっていることを特徴とする制御回路。
9. 請求の範囲１〜８のいずれか一項に記載の制御回路において、前記電圧−電流変換器は更に、前記２つの出力ノードにそれぞれバイアス電流を供給する第２バイアス電流手段を有していることを特徴とする制御回路。
10. 請求の範囲９に記載の制御回路において、前記第２バイアス電流手段が第３電流源トランジスタ及び第４電流源トランジスタを具え、これら電流源トランジスタの制御電極はそれぞれバイアス電圧を受けるように接続され、これら電流源トランジスタの主電流路は前記他の基準端子と前記２つの出力ノード」との間にそれぞれ挿入されていることを特徴とする制御回路。
11. 請求の範囲１０に記載の制御回路において、前記第３及び第４電流源トランジスタの主電流路はそれぞれ第３バイアス抵抗及び第４バイアス抵抗を介して前記他の基準端子に結合されていることを特徴とする制御回路。

Images