KR19990044005A - 의사 로그 이득 제어의 가변 이득 증폭기 - Google Patents

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KR19990044005A
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KR1019980701237A
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요하네스 오토 포르만
후고 페엔스트라
Original Assignee
요트.게.아.롤페즈
필립스 일렉트로닉스 엔.브이.
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Abstract

두 제어 전류의 비에 거의 비례하는 이득을 갖는 가변 이득 증폭기를 위해 두 제어 전류를 발생시키는 제어 회로가 제공된다. 가변 이득 증폭기의 신호 레벨과는 무관한 이득 제어를 위해 지수함수적 제어 특성이 요구된다. 상기 제어 회로는 제어 파라미터(uC)에 의존하는 의사 지수인 비율로 제어 전류 2*I 및 2*J의 세트를 생성한다. 이상적인 지수함수적 특성은 전압 대 전류 변환기(60, 62, 64), 제 1 트랜스리니어 루프(94, 96, 102, 106), 및 제 2 트랜스리니어 루프(98, 100, 104, 106)에 의해 ((1+x)/(1-x))2형의 2차 함수에 가깝게된다.

Description

의사 로그 이득 제어의 가변 이득 증폭기
두 전류의 비에 비례하는 이득을 갖는 가변 이득 증폭기(variable gain amplifier, VGA)는 EP-A-0582365 호로부터 공지되어 있고, 이는 USPN-3,849,735 호에서 공지된 기술을 나타내는 것이며, 이 기술은 1968년도 Solide-Sate Circuits의 IEEE 저널, 12월호, Vol. SC-3, No. 4, 페이지 353-365의, 제목이 "A New Wide-Band Amplifier Technique"인 B. Gilbert씨의 논문으로부터 공지된 기술을 나타낸다. 이러한 가변 이득 증폭기는 광범위한 대역을 보이며, 예를 들면, 판독 헤드의 변동 출력 신호를 보상하기 위해 가변 이득을 필요로 하는 하드디스크 드라이브용 판독 증폭기에 이용될 수 있다. 이를 위해서, 일정한 신호 레벨을 갖도록 하기 위해 자동 이득 제어(AGC) 루프가 신호 처리 체인에 내장된다. 입력 신호의 레벨에 상관없이 AGC 기능을 얻기 위하여, 지수 VGA 제어를 필요로 한다. 즉, x를 제어 파라미터라 하면, 이득은 exp(x)에 비례하여야 한다. 이것은 VGA를 위한 두 제어 전류의 비가 제어 파라미터에 지수함수적으로 비례해야 함을 의미하는 것이다.
본 발명은 가변 이득 증폭기를 위해 두 제어 전류를 발생시키는 제어 회로에 관한 것으로, 상기 가변 이득 증폭기는 상기 두 제어 전류의 비에 실질적으로 비례하는 이득을 갖는다.
도 1은 두 제어 전류의 비에 비례하는 이득을 갖는 가변 이득 증폭기를 도시하는 도면.
도 2는 본 발명에 따라서 도 1의 가변 이득 증폭기를 위한 제어 전류를 발생시키는 제어 회로를 도시하는 도면.
도 3은 도 2의 제어 회로에 대한 다른 실시예의 일부를 도시하는 도면.
본 발명의 목적은, 제어 파라미터에 거의 지수함수적으로 비례하는 비를 갖는 제어 전류를 공급하기 위한 제어 회로를 제공하는데 있다. 본 발명에 의하면, 제어 신호를 수신하는 입력 단자와, 두 제어 전류를 공급하는 출력 단자와, 입력 단자의 제어 신호를 차동 출력 전류로 변환하고 상기 차동 출력 전류를 공급하는 두 출력 노드를 갖는 전압 대 전류 변환기와, 두 출력 노드중 하나의 노드와 기준 단자 사이에 직렬로 배열된 적어도 두 개의 반도체 접합부의 제 1 스트링과, 상기 두 출력 노드중 다른 하나의 노드와 상기 기준 단자 사이에 직렬로 배열된 적어도 두 개의 반도체 접합부의 제 2 스트링과, 전류 전도 수단을 통해 기준 단자에 결합된 상호 접속 에미터, 두 출력 노드에 접속된 각각의 베이스, 출력 단자에 결합된 각각의 컬렉터를 구비하는 차동 트랜지스터쌍을 포함하고 있는 것을 특징으로 하는 제어 회로가 제공된다.
적어도 두 개의 반도체 접합부의 제 1 스트링과, 차동 트랜지스터쌍의 두 트랜지스터의 베이스 에미터 접합부과, 적어도 두 개의 반도체 접합부의 제 2 스트링은 트랜스리니어 루프(translinear loop)를 형성한다. 전압 대 전류 변환기로부터의 차동 출력 전류는 적어도 두 개의 반도체 접합부의 제 1 및 제 2 스트링에 공급된다. 결과적으로, 하기에서 기술되는 바와 같이, 차동쌍의 트랜지스터의 컬렉터 전류는 원하는 지수함수적 제어에 대해 적어도 2차 근사법을 따르는 비를 지니며, 이 근사법은 광범위한 신호 레벨 범위에 대해 정확하다. 이점이 되는 실시예들은 청구의 범위의 종속항에서 한정된다.
본 발명의 상기 및 기타 다른 목적 및 특징이 첨부 도면을 참조하여 기술한 하기의 상세한 설명으로부터 보다 명확해질 것이다.
도 1은 그 내용이 참고 문헌으로서 본 명세서에 포함되어 있는 서두에서 언급한바 있는 B. Gilbert씨의 논문 및 특허 문헌에 기초한 가변 이득 증폭기(VGA)를 도시하고 있다. 입력 단자(2)에서의 차동 입력 신호 +ui와 입력 단자(4)에서의 차동 입력 신호 -ui는 트랜지스터(6) 및 트랜지스터(8)에 의해 차동 전류로 변환되며, 상기 트랜지스터들의 에미터는 두개의 직렬 저항기(10, 12)를 통해 상호접속된다. 이 두 직렬 저항기(10, 12)의 상호접속 노드(14)는 제 1 제어 전류(2*I)를 발생시키는 제 1 제어 전류원(18)을 통해 네거티브 공급 단자(16)에 결합된다. 트랜지스터(6, 8)의 베이스들은 각각 입력 단자(2, 4)에 결합된다. 트랜지스터(6, 8)의 컬렉터들은 각각 다이오드(22, 24)를 통해 포지티브 공급 단자(20)에 접속된다. 이들 다이오드(22, 24)는 다이오드가 접속된 트랜지스터들에 의해 대체될 수도 있다. 다이오드(22, 24)들 양단의 전압은 전술한 USPN-3,849,735호에 광범위하게 기술된 이유 때문에 그리고 기술된 방식으로 각각 에미터 폴로워(follower) 트랜지스터(26, 28)에 의해 버퍼되지만, 상기 에미터 폴로워들은 원한다면 생략될 수도 있다. 이 버퍼된 전압들은 트랜지스터(30, 32)의 각각의 베이스들에 공급되며, 그 에미터들은 상호접속되어 있고 제 2 제어 전류(2*J)를 발생시키는 제 2 제어 전류원(34)을 통해 네거티브 공급 단자(16)에 결합된다. 트랜지스터(30, 32)의 컬렉터들은 VGA의 각각의 출력 단자(36, 38)에 결합되고, 그 출력 단자들은 예로서, 상보성 증폭 출력 신호(+uo/uo)를 발생시키는 각각의 부하 저항기(40, 42)를 통해 포지티브 공급단자(20)에 접속된다. VGA의 이득(uo/ui)은 전술한 B. Gilbert씨의 논문에서 광범위하게 설명되어 있는 바와 같이, 제어 전류원(34, 18)에 의해 발생된 제어 전류의 비(J/I)에 거의 비례한다. 원한다면, 트랜지스터(6, 8)의 에미터들은 단계적으로 VGA의 이득을 감소시키도록 추가적인 저항기들에 의해 선택적으로 상호접속될 수 있다.
도 1에 도시된 VGA는 특히 하드디스크 드라이브의 판독 증폭기에서의 자동 이득 제어(AGC) 루프에 광역 가변 이득 신호 증폭기로서 이용하는데 적합하다. 이 목적 달성을 위해서는 AGC 기능이 요구되며, 이 기능은 입력 신호(ui)의 신호 레벨과는 무관하다. 그리고 VGA 제어는 제어 파라미터(x)에 지수함수적으로 의존해야 한다. 다시 말해서, x를 제어 파라미터라 하면 이득(uo/ui)은 exp(x)에 비례해야 한다. 이것이 의미하는 바는, VGA를 위한 두 제어 전류의 비(J/I)는 제어 파라미터(x)에 지수함수적으로 비례해야 한다는 것이다.
도 2는 상기와 같은 조건을 충족하는 두 제어 전류를 공급할 수 있는, 본 발명을 따르는 회로를 도시하고 있다. x를 정규화된 제어 전압이라 하고, n을 정수라 하면, 지수함수적 관계, exp(2n*x)는 관계 ((1+x)/(1-x))n에 가까워진다. 이런 근사법을 이용하여, 의사 지수 제어 특성을 얻는다. n=2의 2차 근사법은 이상적인 지수함수적 특성으로부터 기껏해야 2dB 일탈하는 약 30dB의 제어 범위에 충분하다. 제어 회로는, 예로서, 차동 제어 전압(+uc/-uc)을 수신하는 입력 단자(50, 52)를 포함한다. 이 차동 제어 전압은 전압 대 전류 변환기(54)에 의해 차동 전류로 변환되고, 이 차동 전류는 전압 대 전류 변환기(54)의 두 출력 노드(56, 58)에서 유효하다. 전압 대 전류 변환기(54)는 임의의 적당한 설계로 이루어질 수 있다. 예로서, 전압 대 전류 변환기(54)는, 입력 단자(50)에 접속된 제어 전극이나 베이스를 갖는 PNP 트랜지스터(60), 및 입력 단자(52)에 접속된 베이스를 갖는 PNP 트랜지스터(62)로 구성되는 차동 트랜지스터쌍을 포함하고 있다. 이 트랜지스터(60, 62)의 에미터들 또는 제 1 주전극들은 저항기(64)를 통해 접속되고, 이 저항기(64)는 전압 대 전류 변환기(54)의 감도를 결정한다. 트랜지스터(60, 62)의 에미터들은 각각의 바이어스 전류원을 통해 포지티브 공급 단자(66)에 결합되고, 예로서, PNP 전류원 트랜지스터(68, 70)를 각각 포함하고 있다. 전류원 트랜지스터(68, 70)의 에미터들은 각각의 바이어스 저항기(72, 74)를 통해 포지티브 공급 단자(66)에 접속되고, 이들은 도 1에 도시된 바와 같이 VGA의 이득을 미리 설정할 수 있도록 조정 가능하다. 전압 대 전류 변환기(54)는 또한 바이어스 전류(IB)를 출력 노드(56, 58)에 공급하는 두 개의 DC 바이어스 전류원을 포함하고 있다. 예로서, 이 두 바이어스 전류원들은 PNP 전류원 트랜지스터(76, 78)로 실행된다. 전류원 트랜지스터(76, 78)의 에미터들은 각각의 바이어스 저항기(80, 82)를 통해 포지티브 공급 단자(66)에 접속된다. 전류원 트랜지스터(68, 70, 76, 78)의 베이스들은 모두 PNP 트랜지스터(84)의 베이스에 접속되고, 트랜지스터(84)는 다이오드(86)를 통해 포지티브 공급 단자(66)에 접속된 에미터를 갖는다. 트랜지스터(84)의 주전극이나 베이스 및 컬렉터 간의 전압차는 PNP 트랜지스터(88)에 의해 일정하게 유지되고, 트랜지스터(88)는 네거티브 공급 단자(90), 및 트랜지스터(84)의 베이스 및 컬렉터에 각각 접속된 에미터와 베이스와 컬렉터를 갖는다. 트랜지스터(84)의 컬렉터는 바이어스 전류원(92)을 통해 네거티브 공급 단자(90)에 결합된다. 이런 식으로 바이어스 전압(VB)은 트랜지스터(84)의 베이스에서 유효하고, 전류원 트랜지스터(68, 70, 76, 78)의 베이스들에 배분된다.
제어 회로는 출력 노드(56) 및 네거티브 공급 단자(90) 간에 직렬로 접속되어 있는 두 다이오드(94, 96)의 제 1 스트링과, 출력 노드(58) 및 네거티브 공급 단자(90) 간에 직렬로 접속된 두 다이오드(98, 100)의 제 2 스트링을 더 포함하고 있다. 또한, 차동 트랜지스터쌍은 NPN 트랜지스터(102) 및 NPN 트랜지스터(104)를 포함하고 있으며, 이 트랜지스터들의 에미터들은 상호접속되고 추가적인 다이오드(106)를 통해 네거티브 공급 단자(90)에 접속된다. 다이오드(94, 96, 98, 100, 106)들은 가급적이면 다이오드가 접속된 바이폴라 NPN 트랜지스터들이다. 트랜지스터(102)의 베이스 및 컬렉터는 제어 회로의 제 1 출력 단자(108) 및 출력 노드(56)에 각각 접속된다. 트랜지스터(104)의 베이스 및 컬렉터는 제어 회로의 제 2 출력 단자(110) 및 출력 노드(58)에 각각 접속된다. 출력 단자(108)에서 제 1 제어 전류(2*I)는 유효하며 도 1의 VGA의 상호접속 노드(14)에 인가되어야 한다. 출력 단자(110)에서 제 2 제어 전류(2*J)는 유효하며 도 1의 VGA의 트랜지스터(30, 32)의 에미터들의 상호접속 노드에 인가되어야 한다. 그런 경우에, 도 1의 VGA의 포지티브 공급 단자 및 네거티브 공급 단자와, 도 2의 제어 회로는 상호접속되어서 전원을 간단하게 할 수도 있다. 다이오드가 접속된 트랜지스터(94, 96, 98, 100)의 에미터 영역들은 거의 동일하다. 예로서, 트랜지스터(102, 104)의 에미터 영역들은 크기가 2배이며, 다시 예로서, 다이오드가 접속된 트랜지스터(106)의 에미터 영역은 다이오드가 접속된 트랜지스터(94, 96, 98, 100)의 에미터 영역들 크기의 4배이다. 그러나, 다른 영역들의 비율은 마찬가지로 선택될 수도 있다. 다이오드(94, 96, 106) 및 트랜지스터(102)의 반도체 접합부들은 제 1 트랜스리니어 루프를 형성한다. 다이오드(98, 100, 106) 및 트랜지스터(104)의 반도체 접합부들은 제 2 트랜스리니어 루프를 형성한다. 트랜스리니어 원리는 예를 들면, 1990년 영국 런던 소재의 Peter Peregrinus Ltd.사가 출판한 책 "Analogue IC design : the current mode approach"의 제 2 장으로부터 공지되어 있다.
전압 대 전류 변환기(54)는 출력 노드(56)에서 전류 X(1-d), 출력 노드(58)에서 전류 X(1+d)를 생성하며, 이 때 d는 바이어스 저항기(72, 74)의 미리 설정해놓은 값 및 제어 전압(uc)에 비례한다. 예를 들어, 제어 전압(uc)에 응답하여 IB=0.5mA 및 트랜지스터(60)의 컬렉터 전류가 0과 1mA 사이에서 가변적이고 트랜지스터(62)의 컬렉터 전류가 1과 0mA 사이에서 가변적이라고 가정하면, 전류 X(1-d)는 0.5mA ＜ X(1-d) ＜ 1.5mA의 값을 갖는다. 그러므로, d는 -0.5 ＜ d ＜ +0.5의 값을 갖는다. 전류 X(1-d)는 두 다이오드(94, 96)의 반도체 접합부들을 통해 흐른다. 전류 X(1+d)는 두 다이오드(98, 100)의 반도체 접합부들을 통해 흐른다. 전류(2*I)는 트랜지스터(102)의 베이스 에미터 접합부 및 다이오드(106)의 반도체 접합부를 통해 흐른다. 전류(2*J)는 트랜지스터(104)의 베이스 에미터 접합부 및 다이오드(106)의 반도체 접합부를 통해 흐른다. 따라서, 다이오드(106)를 통해 흐르는 총전류는 2*I + 2*J가 된다. 다이오드(94, 96)의 반도체 접합부 전압들의 합은 트랜지스터(102) 및 다이오드(106)의 반도체 접합부 전압들의 합과 같다. 또한, 다이오드(98, 100)의 반도체 접합부 전압들의 합 및 트랜지스터(104)와 다이오드(106)의 반도체 접합부 전압들의 합도 동일하다. 그러므로, 접합부 전압 및 접합부 전류 간의 널리 공지되어 있는 로그 관계식을 토대로, 전술한 에미터 영역 비율을 고려하고, 트랜스리니어 원리에 의하면, 다음과 같은 식이 성립한다.
X(1-d) * X(1-d) = 2*I/2 * (2*I + 2*J)/4 = I*(I+J)/2
X(1+d) * X(1+d) = 2*J/2 * (2*I + 2*J)/4 = J*(I+J)/2
수학식 2를 수학식 1로 나누면, 다음 식을 얻는다.
J/I = ((1+d)/(1-d))2
이것이 의미하는 바는 두 제어 전류의 비는 지수함수적 제어 특성의 전술한 2차 근사법을 따른다는 것이다.
하기의 표에서 제 2차 의사 지수 이득 함수 Gps = 20 log ((1+x)/(1-x))2는 참지수 이득 함수 Gex = 20 log exp(4x)와 비교되고, Gps와 Gex 간의 차분 Dif는 0 ＜ abs(x) ＜ 0.5에 대해 계산된다.
x Gps (dB) Gex (dB) Dif (dB)
0.0 0 0 0.00
0.1 3.49 3.47 0.02
0.2 7.04 6.95 0.09
0.3 10.75 10.42 0.33
0.4 14.72 13.90 0.83
0.5 19.08 17.37 1.71
상기 표는 광범위한 제어 범위에 대해 이상적인 지수 이득 제어의 만족스런 근사법은 본 발명을 따르는 제어 회로의 제 2차 의사 지수 제어 특성에 의해 달성된다.
다이오드(106)는 다이오드들의 스트링에 의해 대체된다. 다이오드(106)는 또한 도 3에 도시된 대로 전류원(112) 또는 저항기(114)로 대체될 수도 있다. 기본적인 트랜스리니어 원리는 계속 유효하며, 상기 수학식 1 내지 3과 유사한 식들이 이런 구성에 대해 도출될 수도 있다. 또한 도 3에 도시된 바와 같이, 각각의 다이오드들의 스트링에서 다이오드의 수는 지수 함수의 고차 근사법을 얻기 위하여 2보다 클 수도 있다.
본 명세서에 기술된 본 발명의 실시예들은 제한적인 의미가 아닌 예시적 의미로서 기술되어 있는 것이다. 첨부한 청구의 범위에서 한정되는 바와 같이 본 발명의 범위에서 벗어나지 않으면서 당업자에 의해서 상기 실시예들에 대한 각종 변형예가 이루어질 수도 있다. 예를 들면, 전압 대 전류 변환기(54)에서의 트랜지스터들은 에미터(제 1 주전극)와 컬렉터(제 2 주전극)와 베이스(제어 전극)에 대응하는 소스와 드레인과 게이트를 가진 단극 (MOS) 트랜지스터이어도 된다. 실제로, 전술한 바와 같이, 제어 신호(uc)에 응답하여 X(1-d), X(1+d)형의 차동 전류를 발생시킬 수 있는 모든 전압 대 전류 변환기(54)가 제어 회로에 이용하는데 적합하다.

Claims (11)

  1. 제어 전류의 비에 실질적으로 비례하는 이득을 갖는 가변 이득 증폭기를 위해 두 제어 전류를 발생시키는 제어 회로에 있어서,
    제어 신호를 수신하는 입력 단자(50, 52)와,
    상기 두 제어 전류를 공급하는 출력 단자(108, 110)와,
    상기 입력 단자(50, 52)에서의 상기 제어 신호를 차동 출력 전류로 변환하며 상기 차동 출력 전류를 공급하는 두 출력 노드(56, 58)를 갖는 전압 대 전류 변환기(54)와,
    상기 두 출력 노드중 하나의 노드(56)와 기준 단자(90) 사이에 직렬로 배열된 적어도 두 개의 반도체 접합부(94, 96)의 제 1 스트링과,
    상기 두 출력 노드중 다른 하나의 노드(58)와 상기 기준 단자(90) 사이에 직렬로 배열된 적어도 두 개의 반도체 접합부(98, 100)의 제 2 스트링과,
    전류 전도 수단(112, 106)을 통해 상기 기준 단자(90)에 결합된 상호 접속 에미터, 상기 두 출력 노드(56, 58)에 접속된 각각의 베이스, 상기 출력 단자(108, 110)에 결합된 각각의 컬렉터를 구비하는 차동 트랜지스터쌍(102, 104)을 포함하고 있는 것을 특징으로 하는 제어 회로.
  2. 제 1 항에 있어서, 상기 전류 전도 수단은 적어도 하나의 추가적인 반도체 접합부(106)를 포함하고 있는 것을 특징으로 하는 제어 회로.
  3. 제 1 항에 있어서, 상기 전류 전도 수단은 전류원(112) 또는 저항기(114)를 포함하고 있는 것을 특징으로 하는 제어 회로.
  4. 제 1 내지 3 항중 어느 한 항에 있어서, 상기 전압 대 전류 변환기(54)는,
    제 1 바이어스 전류 수단(68, 70)과,
    바이어스 전류를 수신하는 상기 제 1 바이어스 전류 수단(68, 70)에 결합된 각각의 제 1 주전극, 상기 입력 단자(50, 52)에 결합된 각각의 제어 전극, 상기 두 출력 노드(56, 58)중 각각 한 노드에 결합된 각각의 제 2 주전극을 갖는 트랜지스터(60, 62)를 포함하는 추가적인 차동 트랜지스터쌍을 포함하고 있는 것을 특징으로 하는 제어 회로.
  5. 제 4 항에 있어서, 상기 전압 대 전류 변환기(54)는 상기 제 1 차동 트랜지스터쌍의 트랜지스터(60, 62)의 제 1 주전극들 간에 결합되는 저항기(64)를 더 포함하고 있는 것을 특징으로 하는 제어 회로.
  6. 제 4 항 또는 제 5 항에 있어서, 상기 제 1 바이어스 전류 수단(68, 70)은, 바이어스 전압을 수신하도록 접속된 각각의 제어 전극, 및 상기 추가적인 차동 트랜지스터쌍의 트랜지스터(60, 62)의 상기 각각의 제 1 주전극과 추가적인 기준 단자(66) 간에 끼여 있는 각각의 주전류 경로를 갖고 있는 제 1(68) 및 제 2(70) 전류원 트랜지스터를 포함하고 있는 것을 특징으로 하는 제어 회로.
  7. 제 6 항에 있어서, 상기 제 1(68) 및 제 2(70) 전류원 트랜지스터의 주전류 경로는 각각 제 1(72) 및 제 2(74) 바이어스 저항기를 통해 상기 추가적인 기준 단자(66)에 결합되는 것을 특징으로 하는 제어 회로.
  8. 제 7 항에 있어서, 상기 제 1 및 제 2 바이어스 저항기(72, 74)는 조정이 가능한 것을 특징으로 하는 제어 회로.
  9. 제 1 항 내지 제 8 항중 어느 한 항에 있어서, 상기 전압 대 전류 변환기(54)는 상기 두 출력 노드(56, 58)에 각각의 바이어스 전류를 공급하는 제 2 바이어스 전류 수단(76, 78)을 더 포함하고 있는 것을 특징으로 하는 제어 회로.
  10. 제 9 항에 있어서, 상기 제 2 바이어스 전류 수단(76, 78)은, 바이어스 전압을 수신하도록 접속된 각각의 제어 전극, 및 상기 두 출력 노드(56, 58) 및 상기 추가적인 기준 단자(66) 사이에 끼여 있는 각각의 주전류 경로를 갖는 제 3(76) 및 제 4(78) 전류원 트랜지스터를 포함하고 있는 것을 특징으로 하는 제어 회로.
  11. 제 10 항에 있어서, 상기 제 3(76) 및 제 4(78) 전류원 트랜지스터의 주전류 경로는 각각 제 3(80) 및 제 4(82) 바이어스 저항기를 통해 상기 추가적인 기준 단자(66)에 결합되는 것을 특징으로 하는 제어 회로.
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