KR100714616B1

KR100714616B1 - 지수 함수 발생기 및 이를 이용한 가변 이득 증폭기

Info

Publication number: KR100714616B1
Application number: KR1020050054496A
Authority: KR
Inventors: 최정기; 백원진; 유현환; 오승민
Original assignee: 삼성전기주식회사
Priority date: 2005-06-23
Filing date: 2005-06-23
Publication date: 2007-05-07
Also published as: KR20060134638A; US7514980B2; JP2007006452A; NL1031905A1; US20060290417A1; JP4361065B2; NL1031905C2

Abstract

본 발명은 BJT 소자를 사용할 필요없이 CMOS 소자만으로 구현할 수 있으며, 제곱회로나 소자의 물리적 특성에 대한 제한이 없으면서, 구성이 복잡하지 않은 지수함수발생기 및 이를 이용한 가변 이득 증폭기에 관한 것으로서, 그 구성은 제어전압(Vc)을 전류신호로 변환하는 전압-전류 변환수단; 상기 전압-전류 변환수단에서 출력된 전류를 미러링하여 상기 전압-전류 변환수단의 출력전류에 각각의 비율로 변화된 전류를 출력하는 제1~제n(여기서, n은 2 이상의 자연수이다.)의 커브 발생 수단; 및 상기 제1~제n의 커브 발생 수단 각각에서 출력된 전류를 합하여 출력하는 출력단을 포함하여, 제어전압(Vc)에 따라서 지수함수로 변화되는 전류를 발생시키도록 구성된다.

지수 함수, 자동 이득 제어 시스템, 가변 이득 증폭기, 전류 제어

Description

지수 함수 발생기 및 이를 이용한 가변 이득 증폭기{Exponential function generator and variable gain amplifier using the same}

도 1은 일반적인 자동 이득 제어 루프의 기본 구조를 나타낸 블록도이다.

도 2a ~ 도 2c는 종래의 지수함수 발생기를 나타낸 것이다.

도 3은 지수함수 발생기의 이상적인 제어전압 대비 출력 전류를 나타낸 그래프이다.

도 4는 본 발명에 의한 지수 함수 발생기의 원리를 설명하는 그래프이다.

도 5는 본 발명에 의한 지수 함수 발생기의 한 예를 나타낸 구성도이다.

도 6은 도 5에 나타낸 지수 함수 발생기에 있어서, 각 커브발생기의 출력전류를 나타낸 그래프이다.

도 7은 도 5에 나타낸 지수 함수 발생기의 출력 전류를 나타낸 그래프이다.

도 8은 본 발명에 의한 지수 함수 발생기에 있어서, 부분 상세 회로도이다.

도 9는 본 발명에 의한 지수 함수 발생기의 시뮬레이션 결과를 나타낸 그래프이다.

* 도면의 주요 부분에 대한 부호의 설명 *

50: 전압-전류 변환수단

51~56: 제1~제6 커브 발생 수단

OP1: 연산증폭기

CM11, CM21, CM31, CM41, CM51, CM61: 제1 전류미러

CM12, CM22, CM32, CM42, CM52, CM62: 제2 전류미러

CM13, CM23, CM33, CM43, CM53, CM63: 제3 전류미러

CM24, CM34, CM44, CM54, CM64: 제4 전류미러

본 발명은 지수함수의 신호를 발생시키며, 이를 통해 선형적인 이득 가변을 구현할 수 있는 지수 함수 발생기 및 이를 이용한 가변 이득 증폭기에 관한 것이다.

RF(Radio Frequency) 수신기는 매우 유동적 전달 환경으로 인하여, 입력 신호가 매우 큰 가변 범위를 갖는데 반하여, 복조 단에서는 균일한 크기의 신호를 필요하기 때문에 출력신호는 일정한 크기로 출력하여야 한다. 이에 RF 수신기에는 신호의 크기를 조절하는 자동이득제어시스템이 구비된다.

도 1은 자동 이득 제어 시스템의 기본 개념을 나타낸 것으로서, 자동 이득 제어 시스템은 가변이득증폭기(11)를 통해 입력신호(Vin)를 증폭하면서, 이때 피크 검출기(12)로 출력신호(Vout)의 크기를 검출한 후 검출된 크기를 기준값(V_REF)과 비 교하여 그 편차에 대응하는 제어신호(Vc)를 발생시켜 상기 가변이득증폭기(11)의 이득을 가변시킴으로써, 출력신호(Vout)가 일정한 범위의 크기를 갖도록 한다.

이러한 자동 이득 제어 시스템은 일종의 부귀환회로로 구성되며, 부귀환회로의 시상수가 상기 가변이득증폭기(11)의 이득에 따라서 변하기 때문에, 시스템을 안정적으로 유지하는데 어려움이 있다.

이러한 문제를 해결하기 위해서는 상기 가변 이득 증폭기(11)의 이득이 제어신호(Vc)에 따라서 데시벨(dB) 단위로 선형적으로 변해야 한다. 따라서, 자동이득제어시스템의 가변 이득 증폭기(11)는 인가된 제어신호(Vc)에 따라서 지수적인 전압 이득을 제공하도록 구성되어야 한다. 가변 이득 증폭기(11)는 이득이 바이어스 전류에 비례하여 가변 되는 전류증폭기(도시생략)를 다단으로 연결하여 사용하며, 더하여, 상기 이득제어신호(Vc)에 따라서 상기 전류 증폭기의 바이어스 전류를 지수적으로 가변시키도록 구성된다. 이때, 제어신호(Vc)를 지수함수의 전류신호로 변환하는 수단을 지수 함수 발생기라 한다.

이러한 지수함수발생기의 가장 기본적인 구조를 도 2a에 나타낸다. 도 2a에 보인 회로는 바이폴라 접합 트랜지스터(BJT)의 지수적인 전류 특성을 이용한 것으로서, 그 전류 특성은 다음의 수학식 1과 같이 나타난다.

상기 수학식1에 나타난 바와 같이, 전류 I_C1, I_C2는 제어전압(Vc)에 따라 지수함수적으로 발생함을 알 수 있다. 그런데 이러한 구조의 경우 온도전압(V_T)이 온도의 영향을 받기 때문에, 온도보상회로가 적절하게 설계되어야 하며, 또한 사용가능한 전압범위가 수십 mV로 매우 낮기 때문에 전압레벨을 조절하는 회로가 더 필요하다는 단점이 있다. 이러한 가변이득증폭기에 대해서는 미국 특허 6,259,321호(명칭: CMOS 가변 이득 증폭기 및 그 제어 방법)에 잘 설명되어 있다.

다른 방법으로 테일러 급수 전개(Taylor Series expansion)를 이용하는 방법이 있는데, 테일러 급수식은 다음의 수학식 2와 같다.

상기 수학식 2에서,

의 조건이 되면,

로 근사화할 수 있으며, 테일러 급수식을 이용한 지수 함수 발생기는, 도 2b에 도시된 바와 같이, 상기 수식의 상수항, 비례항, 제곱항을 구현하는 회로로 나타난다.

상기 도 2b의 지수함수 발생기에 있어서, 출력전류(Iout)는 다음의 수학식 3과 같이 나타난다.

상기 수학식 3에서, Io는 바이어스전류이며, Iin은 입력 전류로서 GM셀(21)로부터 출력되는 제어신호(Vc)의 전류변환값이며, K1은 전달함수(22)의 이득이다.

그런데 상술한 테일러 급수식을 이용한 지수 함수 발생기는, 도시된 바와 같이 제곱회로가 필요하며, 또한 Iin<<Io의 조건을 만족하여야 한다.

또 다른 방식으로서, 아래와 같은 의사 지수 함수(Pseudo-exponential function)를 이용하는 방법이 있다.

도 2c에 상기 의사 지수 함수로 구현된 지수 함수 발생기의 한 예를 보였다. 상기 도 2c의 회로에 있어서, 출력값 V_DS2를 구해보면 아래의 수학식과 같이, 입력전류(Iin)의 지수함수로 나타나는 것을 알 수 있다.

그러나 상술한 의사 지수 함수방식의 지수함수 발생기도 x<<1, 즉, Iin<<Ib의 조건을 만족하여야 한다는 문제점이 있으며, 또한 적절한 동작점을 설정하는 것이 중요하다.

이외에 입력값 대비 출력값이 지수함수로 대응되는 룩업테이블을 할당한 후, 상기 룩업테이블을 참조하여 지수 함수의 데이터를 발생시킨 후, 이를 단순히 디지털 아날로그 변환기를 통해 아날로그신호(전류 혹은 전압)로 변환하는 디지털 방식이 있으나, 이 경우, 디지털 회로와 아날로그 회로가 동시에 구현되어야 하며, 아날로그 디지털 컨버터(ADC) 및 디지털 아날로그 컨버터(DAC)가 필요하기 때문에, 매우 복잡한 구조가 된다는 단점이 있다.

상술한 바와 같이, 기존의 지수 함수 발생기는 각각 문제점을 포함하고 있기 때문에, CMOS 공정에서의 BJT 소자의 사용부담이나, 제곱회로나 소자의 물리적 특성에 대한 제한이 없으면서, 아날로그 방식으로만 구현되어 구성이 복잡하지 않은 지수함수발생기에 대한 연구가 필요하다.

본 발명은 상술한 종래의 문제점을 해결하기 위하여 제안된 것으로서, 그 목적은 BJT 소자를 사용할 필요없이 CMOS 소자만으로 구현가능 하며, 제곱회로나 소자의 물리적 특성에 대한 제한이 없으면서, 아날로그 회로만으로 구현되어 구성이 복잡하지 않은 지수함수발생기 및 이를 이용한 가변 이득 증폭기를 제공하는 것이다.

상술한 목적을 달성하기 위한 구성수단으로서, 본 발명에 의한 지수 함수 발생기는, 제어전압(Vc)을 전류신호로 변환하는 전압-전류 변환수단; 상기 전압-전류 변환수단에서 출력된 전류를 미러링하여 상기 전압-전류 변환수단의 출력전류에 각각의 비율로 변화된 전류를 출력하는 제1~제n(여기서, n은 2 이상의 자연수이다.)의 커브 발생 수단; 및 상기 제1~제n의 커브 발생 수단 각각에서 출력된 전류를 합하여 출력하는 출력단을 포함하여, 제어전압(Vc)에 따라서 지수함수로 변화되는 전류를 발생시키는 것을 특징으로 한다.

더하여, 본 발명에 의한 지수 함수 발생기에 있어서, 상기 제1~제n의 커브 발생 수단의 입력전류 대비 출력전류의 비율은 서로 다르게 설정되며, 더 바람직하게는, 원하는 지수적인 출력 곡선을 n개의 구간으로 분할하여, 상기 분할된 각 구간의 기울기로 설정되는 것을 특징으로 한다.

또한, 본 발명에 의한 지수 함수 발생기에 있어서, 상기 제1~제n의 커브발생 수단은, 상기 전압-전류변환수단의 출력전류를 입력받아, 상기 입력된 전류의 일정 비율만큼의 전류를 출력하는 제1 전류 미러; 상기 제1 전류 미러의 출력전류를 입력받아, 상기 입력된 전류의 일정 비율만큼의 전류를 출력하는 제2 전류미러; 및 상기 제2 전류미러의 출력 전류를 입력받아, 상기 제2 전류미러의 출력전류중 일정 비율만큼의 전류를 상기 출력수단으로 출력하는 제3 전류 미러를 포함하여 이루어진다.

더하여, 본 발명에 의한 지수 함수 발생기에 있어서, 상기 제2~제n의 커브 발생 수단은, 각각 기설정된 기준 전류를 입력받아, 상기 제1 전류미러에서 제2전류미러로 인가되는 전류가 상기 입력된 기준 전류이하이면, 상기 제1 전류미러의 출력전류를 접지로 바이패스시켜 제2 전류미러로의 입력을 차단하는 제4 전류 미러를 더 포함한다.

또한, 본 발명에 의한 지수 함수 발생기에 있어서, 상기 제4 전류미러로 인가되는 기준 전류는 해당 커브 발생 수단에 할당된 구간의 시작점 전압에 대응하는 제1전류미러의 출력전류값으로 설정되는 것을 특징으로 한다.

더하여, 본 발명은 상술한 지수 함수 발생기와, 상기 지수 함수 발생기에서 출력되는 전류에 응답하여 이득이 가변되는 적어도 하나의 가변 전압 증폭회로를 포함하여 이루어지는 가변 전압 증폭기를 제공한다.

이하, 첨부한 도면을 참조하여 본 발명에 의한 지수 함수 발생기 및 이를 이용한 가변 이득 증폭기에 대하여 상세하게 설명한다.

본 발명은 가변 이득 증폭기에서 요구되는 지수 함수 그래프를 다수의 구간 으로 나누고, 각 구간의 커브를 가장 근사한 직선 그래프로 구현함으로서, 근사적인 지수 곡선을 구현하는 것이다. 이때, 구간별 간격을 더 좁게 할 수 록 이상적인 지수 곡선에 더 가까워지게 된다.

예를 들면, 도 3과 같은 자동 이득 제어시스템의 가변 이득 증폭기(VGA)에서 요구되는 이상적인 지수 곡선을 6개의 구간으로 나눈다. 그리고 각 구간의 시작점과 끝점에 대응하는 입력값(Vc)과 출력값(Iout)을 추출하면 다음의 표 1과 같이 나타난다.

Vc[V]	Iout [㎂]	Iout^[㎂]
0	1	0
0.3	2.8577	3
0.6	8.1662	8
0.9	23.3361	23
1.2	66.6863	60
1.5	190.5663	190
1.8	544.5719	600

상기 표 1에서, Vc와 Iout은 상기 도 3의 이상적인 지수 곡선의 실제값이고, Iout^는 본 발명에 의한 회로 설계를 위하여 설정된 근사값이다.

상기 표 1과 같이 추출된 각 구간의 시작점과 끝점을 각각 직선으로 연결하면 도 4와 같이 근사 지수 곡선이 나타난다.

본 발명에 의한 지수 함수 발생기는 원하는 지수 함수 곡선을 다수의 구간으로 분할한 후, 각 구간별로 시작점과 끝점이 연결되는 직선 그래프를 형성한 후, 상기 그래프를 합하여 도 4와 같은 근사 지수 곡선을 형성한 것이다.

도 5는 상기 도 4의 근사 지수 곡선을 구현하는 본 발명에 의한 지수 함수 발생기의 실시 예를 보인 회로도이다.

도 5를 참조하면, 본 발명에 의한 지수 함수 발생기는, 제어전압(Vc)을 전류신호로 변환하는 전압-전류 변환수단(50)과, 상기 전압-전류 변환수단(50)에서 출력된 전류를 미러링하여 상기 전압-전류 변환수단(50)의 출력전류중 소정 비율에 해당하는 전류를 출력하는 제1~제6의 커브 발생 수단(51~56)과, 상기 제1~제n의 커브 발생 수단(51~56) 각각에서 출력된 전류를 합하여 출력하는 출력단(Iout)을 포함한다.

상기 실시 예에는 지수 곡선을 6개의 구간으로 구분한 것으로서, 이에 제1~제6의 커브 발생 수단(51~56)을 구비하고 있으나, 지수 곡선의 분할 수를 n(2 이상의 자연수)으로 변화시킬 수 있으며, 이 경우 해당 지수 함수 발생기는 n개의 커브 발생 수단을 구비한다. 상기 n은 설계시 임의로 설정할 수 있으며, n이 클수록 해당 지수 함수 발생기에서 출력되는 전류는 이상적인 지수 곡선과 더욱 가까워진다.

도 4 및 도 5를 참조하면, 상기 제1~제6 커브발생기(51~56)는 각각 ① 내지 ⑥ 번 그래프를 생성하도록 구현되며, 상기 제1~제6 커브발생기(51~56)의 출력을 합함으로써, 도 3의 이상적인 지수 곡선과 유사한 결과를 제공한다.

더 구체적으로, 상술한 제1~제6 커브 발생 수단(51~56)은 각각 상기 전압-전류변환수단(50)의 출력전류(Ic)를 입력받아, 상기 출력전류(Ic)중 일정 비율만큼의 전류를 출력하는 제1 전류 미러(CM11, CM21, CM31, CM41, CM51, CM61)와, 상기 제1 전류 미러(CM11, CM21, CM31, CM41, CM51, CM61)의 출력전류를 입력받아, 상기 입력된 전류의 일정 비율만큼의 전류를 출력하는 제2 전류미러(CM12, CM22, CM32, CM42, CM52, CM62)와, 상기 제2 전류미러(CM12, CM22, CM32, CM42, CM52, CM62)의 출력 전류를 입력받아, 상기 제2 전류미러(CM12, CM22, CM32, CM42, CM52, CM62)의 출력전류 중 일정 비율만큼의 전류를 상기 출력단(Iout)으로 출력하는 제3 전류 미러(CM13, CM23, CM33, CM43, CM53, CM63)를 포함한다.

상기 제1 ~ 제3 전류 미러의 각 입력대비 출력 전류비를 합한 비율이 해당하는 제1~제6커브발생수단(51~56)에 설정된 입력 대비 출력의 기울기값과 동일하도록 각 전류미러의 미러링 비율을 설정한다.

더하여, 상기 제2~제6 커브발생수단(51~56)은 각각 기설정된 기준 전류(Iref1~Iref5)를 입력받아, 상기 제1 전류미러(CM11, CM21, CM31, CM41, CM51, CM61)에서 제2전류미러(CM12, CM22, CM32, CM42, CM52, CM62)로 인가되는 전류가 상기 입력된 기준 전류 이하이면, 상기 제1 전류미러(CM11, CM21, CM31, CM41, CM51, CM61)의 출력전류를 접지로 바이패스시켜 제2 전류미러(CM12, CM22, CM32, CM42, CM52, CM62)로의 입력을 차단하는 제4 전류 미러(CM24, CM34, CM44, CM54, CM64)를 더 포함한다.

상기와 같이, 제2~제5 커브발생수단(52~56)이 제4 전류 미러(CM24, CM34, CM44, CM54, CM64)를 더 포함하는 이유는, 제1 커브발생수단(51)은 제어전압(Vc)의 가변범위(예를 들어, 0~1.8V)중 시작값(예를 들어 0V)로부터 시작되는 그래프를 구현하지만, 제2~제5 커브발생수단(52~56)은 제어전압(Vc)이 각각 설정된 기준전압보다 낮은 경우 동작해서는 안 되기 때문이다.

도 6의 (a)~(d)는 상기 제1~제6 커브발생 수단(51~56)의 각 출력전류 I₁~I₆을 나타낸 그래프이고, 도 7은 상술한 본 발명에 의한 지수 함수 발생기의 출력단(Iout)에서 나타나는 결과를 보인 그래프이다.

상기 도 4에 도시된 바와 같이 지수 함수를 구현하는 경우, 도 5에 보인 지수함수 발생기의 출력전압(Iout)은 제어전압(Vc)이 0V이상 0.3V 미만인 동안은, Iout=I₁이며, Vc가 0.3V 이상 0.6V 미만인 경우, Iout=I₁+I₂이고, Vc가 0.6V 이상 0.9V 미만인 경우에는 Iout=I₁+I₂+I₃이고, Vc가 0.9V 이상 1.2V 미만인 경우에는 Iout=I₁+I₂+I₃+I₄이고, Vc가 1.2V 이상 1.5V 미만인 경우에는 Iout=I₁+I₂+I₃+I₄+I₅이고, Vc가 1.5V이상 1.8V 미만인 경우에는 Iout=I₁+I₂+I₃+I₄+I₅+I₆이다.

더하여, 제2~제6 커브발생 수단(52)의 시작 전압은 각각 0.3V, 0.6V, 0.9V, 1.2V, 1.5V이므로, 상기 제2~제6 커브발생수단(52)의 제4전류미러(CM24~CM64)로 인가되는 기준 전류(Iref1~Iref5)는 각각 상기 시작 전압이 인가되는 경우에 각 제1 전류미러(CM21,CM31,CM41,CM51,CM61)로부터 출력되는 전류량과 동일한 값으로 설정한다.

상술한 바와 같이, 제2~제6 커브발생 수단(52~56)은 제1~제3 전류 미러의 입력대 출력비와, 제4 전류미러의 기준전류(Iref1~Iref5)값만 다르며, 그외 구성 및 작용은 동일하다. 따라서, 이하, 제1~제6 커브발생수단(51~56)에 있어서, 제1,2 커브발생수단(51,52)에 대해서만 설명하며, 나머지 제3~제6 커브발생 수단(53~56)의 상세 구성 및 작용은 이하의 제2 커브발생수단(52)에 대한 설명을 참조하여 이해할 수 있다.

도 8의 부분 확대도를 참조하면, 본 발명에 의한 지수 함수 발생기에 있어서, 상기 전압-전류 변환수단(50)은 반전단자로 제어전압(Vc)이 인가되고, 비반전단자는 저항(R)을 통해 접지되는 연산증폭기(OP1)와, 상기 연산증폭기(OP1)의 출력이 게이트 입력이 되고, 소스가 상기 저항(R)을 통해 접지된 제1 트랜지스터(Q51)와, 드레인 및 게이트가 상기 제1 트랜지스터(Q51)의 드레인과 연결되고, 소스는 전원단(VDD)에 연결되는 제2 트랜지스터(52)로 이루어진다.

그리고 상기 제1 전류미러(CM11, CM21)는 상기 전압-전류 변환수단(50)의 제2 트랜지스터(Q52)와, 소스가 전원단(VDD)에 연결되고 게이트가 상기 제2 트랜지스터(Q52)의 게이트와 연결되어, 상기 제2 트랜지스터(Q52)의 드레인에 인가되는 전류의 일정 비율에 해당하는 전류를 드레인으로 출력하는 제3 트랜지스터(Q53, Q58)으로 이루어지고, 제2 전류미러(CM12, CM22)는 드레인 및 게이트가 상기 제3 트랜지스터(Q53,Q58)의 드레인에 연결되고 소스접지되는 제4 트랜지스터(Q54, Q59)와, 게이트가 상기 제4 트랜지스터(Q54, Q59)의 게이트와 연결되고 소스접지되는 제5 트랜지스터(Q55, Q60)로 이루어지며, 제3전류미러(CM13, CM23)는 드레인 및 게이트가 상기 제5트랜지스터(Q55, Q60)의 드레인에 연결되고, 소스가 전원단(VDD)에 연결되는 제6 트랜지스터(Q56, Q61)와, 게이트가 상기 제6트랜지스터(Q56, Q61)의 게이트와 연결되고, 소스가 전원단(VDD)에 연결되는 제7 트랜지스터(Q57, Q62)를 포함한다. 마지막으로, 상기 제4 전류미러(CM24)는 상기 제3 트랜지스터(Q58)의 드레인과 접지 사이에 구비되는 제8 트랜지스터(Q63)와, 게이트와 드레인이 상기 제8 트랜지스터(Q63)의 게이트와 연결되고 소스는 접지되며 드레인으로 기준전류(Iref1~Iref5)가 인가되는 제9 트랜지스터(Q64)를 포함한다.

상술한 구성의 지수 함수 발생기에서, 입력된 제어전압(Vc)은 연산증폭기(OP1)을 통해 제1트랜지스터(Q51)의 게이트로 인가되고, 상기 제1 트랜지스터(Q51)와 저항(R)의 작용에 의해 전류(Ic)신호로 변환된다. 이때, 상기 전압-전류 변환 수단(50)의 출력신호인 전류 Ic와 제어전압(Vc)과의 관계는 다음의 수학식 4와 같다.

따라서, 상기 전류 Ic는 저항(R)값을 조정함으로써 그 가변범위를 조절할 수 있다. 보통 제어전압(Vc)의 가변범위가 0~1.8V라 할 때, 상기 저항(R)을 10㏀으로 하면, 상기 전류(Ic)는 0~180㎂의 범위를 갖는 것으로, 제어전압(Vc)에 선형적으로 비례한다.

후단에 구비된 제1~제6 커브발생 수단(51~56)은 상기 전류(Ic)를 지수적으로 변화시킨다.

더 구체적으로 설명하면, 상기 전류(Ic)는 상기 제2트랜지스터(Q52)와 결합하여 전류 미러회로를 구현하는 제3 트랜지스터(Q53)의 드레인으로 미러링되는데, 이때, 상기 제3 트랜지스터(Q53)의 드레인에는 상기 전류(Ic)의 소정 비율(예를 들어, 5:1)에 해당하는 전류(0~36㎂)가 흐르게 된다. 상기 제3트랜지스터(Q53)의 드레인으로 출력된 전류는 제4 트랜지스터(Q54)의 드레인으로 인가되며, 제5 트랜지스터(Q55)의 드레인으로 미러링된다. 이때, 상기 제5트랜지스터(Q55)의 드레인에 나타나는 전류는 상기 제4트랜지스터(Q54)에 입력된 전류의 4:1에 해당하는 것으로 대략 0~9㎂의 전류가 나타난다. 상기 제5 트랜지스터(Q55)로부터 출력된 전류는 제6트랜지스터(Q56)에 입력되어 다시 제7트랜지스터(Q57)의 드레인으로 미러링되는데, 이때 제6트랜지스터(Q56)의 드레인전류와 상기 제7트랜지스터(Q57)의 드레인전류의 비는 5:1이 된다. 따라서, 상기 제7트랜지스터(Q57)로부터 대략 0~1.8㎂의 전류가 출력된다. 결국, 0~1.8V의 제어전압(Vc)이 입력되면 상기 제1커브발생수단(51)으로부터 대략 0~1.8㎂의 전류(I₁)가 발생한다. 상술한 제어전압(Vc)과 제1 커브 발생수단(51)의 출력전류(I₁)의 관계를 그래프로 나타내면 도 6의 (a)와 같으며, 전류 Ic와 상기 제1 커브발생수단(51)의 출력전류(I₁)는 다음의 수학식 5와 같이 정의된다.

다음으로, 제2 커브 발생 수단(52)의 동작을 설명한다.

앞서와 마찬가지로, 상기 전압-전류변환 수단(50)으로부터 출력되는 전류(Ic)는 제2 커브발생 수단(52)의 제3트랜지스터(Q58)의 드레인으로 미러링되는데, 이때, 전류(Ic)와 제3 트랜지스터(Q58)의 드레인 전류는 예를 들어, 5:2의 비율을 갖는다. 따라서, 상기 제3트랜지스터(Q58)의 드레인에는 예를 들어, 0~72㎂의 전류가 나타난다. 상기 제3트랜지스터(Q58)의 드레인으로 출력된 전류는 제4 트랜지스터(Q59)의 드레인으로 인가되어 다시 제5 트랜지스터(Q60)의 드레인으로 미러링된다. 이때, 상기 제4트랜지스터(Q59)의 드레인 전류와 상기 제5트랜지스터(Q60)의 드레인 전류의 비는 8:5로서, 제5트랜지스터(Q60)의 드레인에 대략 0~37.5㎂의 전류가 나타난다. 그런데 상기 제3 트랜지스터(Q58)의 드레인은 제4 트랜지스터(Q59)의 드레인에 연결됨과 동시에, 제8 트랜지스터(Q63)의 드레인에도 연결된다. 상기 제8 트랜지스터(Q63)는 제9 트랜지스터(Q64)와 결합되어 전류 미러를 구현하면서, 상기 제9 트랜지스터(Q64)에는 기설정된 기준전류(Iref1)이 흐르기 때문에, 제8 트랜지스터(Q63)로도 상기 기준전류(Iref1)(예를 들어, 12㎂)와 동일한 양의 전류가 흘러야 한다. 따라서, 상기 제3 트랜지스터(Q58)의 드레인전류중 상기 기준전류(Iref1) 이하인 전류는 제8 트랜지스터(Q63)측으로 흘러 접지로 바이패스되고, 그 나머지가 제4트랜지스터(Q59)로 입력되어 제5트랜지스터(Q60)으로 미러링된다. 그 리고 상기 제5 트랜지스터(Q60)로부터 출력된 전류는 제6트랜지스터(Q61)에 입력되어 다시 제7트랜지스터(Q62)의 드레인으로 미러링되는데, 이때 제6트랜지스터(Q61)의 드레인전류와 상기 제7트랜지스터(Q62)의 드레인전류의 비는 1:1이 된다. 따라서, 전압-전류변환수단(50)으로부터 전류Ic가 발생될때, 제2 커브발생 수단(52)로부터 출력되는 전류I₂는 다음 수학식 5로 정의되며, 이를 그래프로 나타내면 도 6의 (b)와 같이 나타난다.

상기 제2 커브 발생 수단(52)의 마찬가지로 제3~제6 커브 발생 수단(53~56)이 각각 전류(Ic)를 미러링하여 소정의 전류 I₃~I₆를 출력한다. 이때, 상기 제2~제6 커브 발생 수단(52~56)에서의 전류 미러링 비율 및 기준전류(Iref2~Iref5)는 서로 다르게 설정되기 때문에, 각각의 출력전류 I₃~I₆들은 상호 다르게 나타나는데, 본 실시예에서 전류 I₃~I₆는 도 6의 (c)~(f)와 같다.

상기와 같이 제1~제6 커브 발생 수단(51~56)으로부터 출력된 전류는 출력단(Iout)으로 출력되며, 따라서, 상기 출력단(Iout)에는 제1~제6 커브 발생 수단(51~56)의 모든 출력전류의 총 전류량이 나타나며, 이는 도 6의 (a)~(f)의 그래프를 합산한 결과로서, 도 7의 그래프와 같이 나타난다. 결과적으로, 도 4에 보인 이 상적인 지수 함수 곡선과 유사한 결과를 출력한다.

도 9는 본 발명에 따른 지수 함수 발생기의 실제 시뮬레이션 결과와 이상적인 곡선을 비교한 것으로서, 거의 유사한 형태로 나타남을 알 수 있다.

이상과 같은 지수 함수 발생기는, 가변 이득 증폭기에 구비되어 가변 이득 증폭회로의 전류를 이득제어전압(Vc)에 비례하여 선형적으로 변화시키는데 이용된다.

상기 가변 이득증폭기는 보통 하나 이상의 가변 이득 증폭회로가 다단으로 연결되어 구성되는 것으로서, 각 가변 이득 증폭회로는 상술한 바와 같은 지수 함수 발생기에서 출력된 전류에 응답하여 이득이 가변 된다. 이러한 가변 이득 증폭기에 있어서, 상기 지수 함수 발생기를 제외한 다른 회로 구성은 기존의 구성과 동일한 것으로서, 이에 대한 도시 및 설명은 생략한다.

상술한 바와 같이, 본 발명은 다수 기울기의 선형 그래프를 결합하여 지수곡선의 출력을 발생시키는 것으로서, BJT 소자 없이 CMOS 소자만으로 구현가능하며, 제곱회로나 소자의 물리적 특성에 대한 제한 조건이 없고, 아날로그 방식으로 간단하게 구성될 수 있다는 우수한 효과가 있다.

Claims

제어전압(Vc)을 전류신호로 변환하는 전압-전류 변환수단;

상기 전압-전류 변환수단에서 출력된 전류를 미러링하여 상기 전압-전류 변환수단의 출력전류의 소정 비율에 해당하는 전류를 출력하는 제1~제n(여기서, n은 2 이상의 자연수이다.)의 커브 발생 수단; 및

상기 제1~제n의 커브 발생 수단 각각에서 출력된 전류를 합하여 출력하는 출력단을 포함하여,

상기 제1~제n의 커브발생 수단은, 상기 전압-전류변환수단의 출력전류를 입력받아, 상기 입력된 전류의 일정 비율만큼의 전류를 출력하는 제1 전류 미러; 상기 제1 전류 미러의 출력전류를 입력받아, 상기 입력된 전류의 일정 비율만큼의 전류를 출력하는 제2 전류미러; 및 상기 제2 전류미러의 출력 전류를 입력받아, 상기 제2 전류미러의 출력전류 중 일정 비율만큼의 전류를 상기 출력수단으로 출력하는 제3 전류 미러를 포함하고,

상기 제어전압(Vc)에 따라서 지수함수로 변화되는 전류를 발생시키는 것을 특징으로 하는 지수 함수 발생기.
제1항에 있어서,

상기 제1~제n의 커브 발생 수단의 입력전류 대비 출력전류의 비율은 서로 다른 것을 특징으로 하는 지수 함수 발생기.
제2항에 있어서, 상기 제1~제n의 커브 발생 수단의 입력전류 대비 출력전류의 비율은, 원하는 지수적인 출력 곡선을 n개의 구간으로 분할하여, 상기 분할된 각 구간의 기울기로 설정되는 것을 특징으로 하는 지수 함수 발생기.
삭제
제3항에 있어서, 상기 제2~제n의 커브 발생 수단은

각각 기설정된 기준 전류를 입력받아, 상기 제1 전류미러에서 제2전류미러로 인가되는 전류가 상기 입력된 기준 전류 이하이면, 상기 제1 전류미러의 출력전류를 접지로 바이패스시켜 제2 전류미러로의 입력을 차단하는 제4 전류 미러를 더 포함하는 것을 특징으로 하는 지수 함수 발생기.
제5항에 있어서, 상기 제4 전류미러로 인가되는 기준 전류는 해당 커브 발생 수단에 할당된 구간의 시작점 전압에 대응하는 제1전류미러의 전류값으로 설정되는 것을 특징으로 하는 지수 함수 발생기.
제5항에 있어서, 상기 전압-전류 변환수단은

반전단자는 제어전압(Vc)이 인가되고, 비반전단자는 저항(R)을 통해 접지되는 연산증폭기;

상기 연산증폭기의 출력이 게이트 입력이 되고, 소스가 상기 저항(R)을 통해 접지된 제1 트랜지스터; 및

드레인 및 게이트가 상기 제1 트랜지스터의 드레인과 연결되고, 소스는 전원단(VDD)에 연결되는 제2 트랜지스터로 이루어지는 것을 특징으로 하는 지수 함수 발생기.
제7항에 있어서, 상기 제1전류미러는

상기 전압-전류 변환수단의 제2 트랜지스터와,

소스가 전원단(VDD)에 연결되고, 게이트가 상기 제2 트랜지스터의 게이트와 연결되어, 상기 제2 트랜지스터의 드레인에 인가되는 전류의 일정 비율에 해당하는 전류를 드레인으로 출력하는 제3 트랜지스터로 이루어지는 것을 특징으로 하는 지수 함수 발생기.
제8항에 있어서, 상기 제2전류미러는

드레인 및 게이트가 상기 제3 트랜지스터의 드레인에 연결되고 소스접지되는 제4 트랜지스터; 및

게이트가 상기 제4 트랜지스터의 게이트와 연결되고 소스접지되는 제5 트랜지스터로 이루어지는 것을 특징으로 하는 지수 함수 발생기.
제9항에 있어서, 상기 제3전류미러는

드레인 및 게이트가 상기 제5트랜지스터의 드레인에 연결되고, 소스가 전원단(VDD)에 연결되는 제6 트랜지스터; 및

게이트가 상기 제6트랜지스터의 게이트와 연결되고, 소스가 전원단(VDD)에 연결되는 제7 트랜지스터를 포함하는 것을 특징으로 하는 지수 함수 발생기.
제8항에 있어서, 상기 제4 전류미러는

상기 제3 트랜지스터의 드레인과 접지 사이에 구비되는 제8 트랜지스터; 및

게이트와 드레인이 상기 제8 트랜지스터의 게이트와 연결되고 소스는 접지되며 드레인으로 기준전류가 인가되는 제9 트랜지스터를 포함하는 것을 특징으로 하는 지수 함수 발생기.
제1항 내지 제3항 및 제5항 내지 제11항 중 어느 한 항에 기재된 지수 함수 발생기; 및

상기 지수 함수 발생기에서 출력되는 전류에 응답하여 이득이 가변 되는 적어도 하나의 가변 전압 증폭회로를 포함하여 이루어지는 가변 전압 증폭기.