KR100339800B1

KR100339800B1 - 기준 전압 발생 방법 및 기준 전류 발생 방법

Info

Publication number: KR100339800B1
Application number: KR1020010088885A
Authority: KR
Inventors: 반바히로노리
Original assignee: 니시무로 타이죠; 가부시끼가이샤 도시바
Priority date: 1997-07-29
Filing date: 2001-12-31
Publication date: 2002-06-07
Also published as: CN1206864A; DE69805471T2; JPH1145125A; TW432271B; DE69805471D1; US6323630B1; KR19990014265A; CN1132085C; US6160391A; EP0895147B1; CN1515973A; JP3586073B2; EP0895147A1; KR100354466B1

Abstract

기준 전압 발생 회로로부터 출력하는 온도 의존성, 전원 전압 의존성이 적은 전압을 전원 전압 내의 임의의 값으로 설정하고, 1.25V 이하에서 동작 가능하게 한다.

PN 접합의 순방향 전압을 그 전압에 비례한 제1 전류량으로 변환하는 제1 전류 변환 회로(11)와, 전류 밀도를 바꾼 PN 접합의 순방향 전압의 차를 그 전압에 비례한 제2 전류량으로 변환하는 제2 전류 변환 회로(12)와, 제1 전류 변환 회로에 의해 얻어진 제1 전류량과 상기 제2 전류 변환 회로에 의해 얻어진 제2 전류량을 가산하는 전류 가산 회로(13)와, 제3 전류량을 전압으로 변환하는 전류 전압 변환 회로(14)를 구비하고, PN 접합 이외의 능동 소자로서 MOS 트랜지스터가 사용된다.

Description

기준 전압 발생 방법 및 기준 전류 발생 방법{METHOD OF GENERATING REFERENCE VOLTAGE AND REFERENCE CURRENT}

본 발명은, 반도체 장치에 형성되는 기준 전압 발생 회로 및 기준 전류 발생 회로에 관한 것으로, 특히 MOS 트랜지스터를 사용하여 구성된 기준 전압 발생 회로 및 기준 전류 발생 회로에 관한 것이고, 예를 들면 전원 전압보다 낮은 기준 전압을 사용하는 반도체 장치에 형성되는 것이다.

종래, 온도 의존성, 전원 전압 의존성이 적은 기준 전압 발생 회로로서 알려져 있는 밴드갭 기준(BGR) 회로는, 실리콘의 밴드갭값(1.205V)와 거의 동일한 기준전압을 발생하는 것으로부터 명명되어 있고, 고정밀도의 기준 전압을 얻는 경우에 자주 사용된다.

반도체 장치에 형성되는 종래의 바이폴라 트랜지스터를 사용하여 구성된 BGR 회로는, PN 접합 다이오드 혹은 콜렉터-베이스 상호가 접속된 트랜지스터의 베이스-에미터간 PN 접합(이하, 다이오드라함)의 순방향 전압 V_F(마이너스의 온도 계수를 갖음)와, 전류 밀도를 바꾼 다이오드의 순방향 전압 V_F의 차의 전압(플러스의 온도 계수를 갖음)의 수배의 전압을 가산하고, 온도계수가 거의 영의 약 1.25V를 출력하도록 구성되어 있다.

현재, 반도체 장치의 저전압화가 진행되고 있지만, BGR 회로의 출력 전압이 약 1.25V인 경우에는 전원 전압의 하한은 1.25V+α이었다. 따라서, 트랜지스터의 임계값 등의 조정에 의해 α를 작게 해도 1.25V이하의 전원 전압에서 반도체 장치를 동작시킬 수 없었다.

이하, 이 점에 대해 상세히 설명하겠다.

도 21은, NPN 트랜지스터를 사용하여 구성된 종래 예1의 BGR 회로의 기본구성을 도시한다.

도 21에서, Q1, Q2, Q3은 NPN 트랜지스터, R₁, R₂, R₃은 저항 소자, I는 전류원 V_BE1, V_BE2, V_BE3은 상기 트랜지스터 Q1, Q2, Q3의 베이스-에미터간 전압, V_ref는 출력 전압(기준 전압)이다.

트랜지스터 Q1, Q2의 특성이 갖추어져 있으면, 트랜지스터 Q3의 에미터 전압V₂는,

이 되고,

이 된다.

수학식 2의 제1항은 거의 -2mV/℃의 온도 계수를 갖지만, 수학식 2의 제2항에서 열 전압 V_T는,

이고,

의 온도 계수를 갖으므로, V_ref의 온도 계수가 영이 되는 조건은,

를 대입하면,

가 된다.

수학식 2에서, 23℃에서 V_BE3=0.65V로 하면,

가 되고, 상기 값은 실리콘의 밴드갭 값(1.205)로 거의 동일하다.

그러나, 상기한 도 21의 BGR 회로는 출력 전압이 1.25V에서 가변할 수 없다는 점과, 전원 전압을 1.25V이하로 할 수 없다고 하는 문제점이 있다.

도 22는, 바이폴라 트랜지스터를 사용하지 않고 구성된 종래예 2의 BGR 회로의 기본 구성을 도시한다.

상기 BGR은, 하나의 다이오드 D1, N 개의 다이오드 D2와, 저항 소자 R₁, R₂, R₃과, CMOS 트랜지스터로 이루어지는 하나의 차동 증폭 회로 DA와, 하나의 PMOS 트랜지스터 TP에 의해 구성되어 있다.

상기 차동 증폭 회로 DA의 일측 입력에는 다이오드 D1의 일단 노드의 전압VA, +측 입력에는 다이오드 D2의 일단 노드의 전압 VB가 입력되고, VA와 VB가 동일해지도록(R₁과 R₂의 양끝의 전압은 동일해짐} 피드백 제어된다. 따라서,

다이오드의 특성을 다음식으로 나타내면,

식 중, I_S는 (역방향) 포화 전류, V_F는 순방향 전압이다.

수학식 11로부터 수학식 10 중 -1은 무시할 수 있고,

와 같이 나타낼 수 있다.

여기서, 저항 소자 R₃의 양끝의 전압은,

이 된다.

열 전압 V_T는 0.086㎷/℃의 플러스의 온도 계수를 갖고, 한편 다이오드 D1의 순방향 전압 V_F1은 약 -2㎷/℃의 마이너스의 온도 계수를 갖는다. 따라서,

가 되는 조건에 저항 소자 R₁, R₂, R₃의 저항값을 설정한다.

일례로서, N=10개, R₁= R₂= 600㏀, R₃=60㏀로 하면, △V_F는 전류비 1 : 10의 다이오드 D1 및 D2의 전압의 차가 되고,

가 된다.

상기 종래예 2의 회로도, 상술한 종래예 1의 회로와 마찬가지로, 출력 전압이 1.25V로 고정된다는(가변이 아님) 점과, 사용하는 전원 전압을 1.25V이하로 할 수 없다는 문제점이 있다.

상기한 바와 같이 온도 의존성, 전원 전압 의존성이 적은 기준 전압을 발생시키는 종래의 BGR 회로는, 출력 전압이 약 1.25V에서 고정이고, 약 1.25V 이하의 전원 전압으로 동작시킬 수 없다고 하는 문제점이 있었다.

본 발명은 상기한 문제점을 해결하도록 이루어진 것으로, 공급되는 전원 전압의 범위 내에서 온도 의존성, 전원 전압 의존성이 적은 기준 전압을 임의의 저전압으로 설정하여 발생할 수 있고, 또한 1.25V이하에서 동작 가능하게 되는 기준 전압 발생 회로를 제공하는 것을 목적으로 한다.

또한, 본 발명은 온도 의존성, 전원 전압 의존성이 적은 기준 전류를 발생시킬 수 있는 기준 전류 발생 회로를 제공하는 것을 목적으로 한다.

본 발명의 기준 전압 발생 회로는, PN 접합의 순방향 전압을 그 전압에 비례한 제1 전류량으로 변환하는 제1 전류 변환 회로와, 전류 밀도를 바꾼 PN 접합의 순방향 전압의 차를 그 전압에 비례한 제2 전류량으로 변환하는 제2 전류 변환 회로와, 상기 제1 전류 변환 회로에 의해 얻어진 제1 전류량과 상기 제2 전류 변환 회로에 의해 얻어진 제2 전류량이 가산된 제3 전류량을 전압으로 변환하는 전류 전압 변환 회로를 구비하고, 상기 PN 접합 이외의 능동 소자로서 MIS 트랜지스터를 사용하여 구성되는 것을 특징으로 한다.

또한, 본 발명의 기준 전류 발생 회로는, PN 접합의 순방향 전압을 그 전압에 비례한 제1 전류량으로 변환하는 제1 전류 변환 회로와, 전류 밀도를 바꾼 PN 접합의 순방향 전압의 차를 그 전압에 비례한 제2 전류량으로 변환하는 제2 전류 변환 회로와, 상기 제1 전류 변환 회로에 의해 얻어진 제1 전류량과 상기 제2 전류 변환 회로에 의해 얻어진 제2 전류량을 가산하는 전류 가산 회로를 구비하고, 상기PN 접합 이외의 능동 소자로서 MIS 트랜지스터를 사용하여 구성되는 것을 특징으로 한다.

상술한 바와 같이, 본 발명에서는 다이오드의 PN 접합에서의 순방향 전압 및 그 차를 전류 변환한 후 가산함으로써, 온도 의존성을 없애면서 임의의 값의 기준 전압이나 기준 전류를 발생시킬 수 있다. 또한 이 때, 상술한 전류 변환이나 그 후의 전압 변환을 행하는 회로의 주요부로서의 능동 소자가 MIS 트랜지스터로 이루어지기 때문에 전류 변환 회로, 전류 가산 회로, 전류 전압 변환 회로의 모두를 CMOS의 제조 프로세스로 형성하는 것이 가능하고, 많은 공정수 증대를 초래하는 일도 없다.

도 1은 본 발명의 기준 전압 발생 회로의 기본 구성을 나타낸 블럭도.

도 2는 도 1의 기준 전압 발생 회로의 제1 실시 형태에 따른 실시예 1을 나타낸 회로도.

도 3은 도 2 중의 차동 증폭 회로의 일례를 나타낸 회로도.

도 4는 도 2 중의 차동 증폭 회로의 다른 예를 나타낸 회로도.

도 5는 도 1의 기준 전압 발생 회로의 제2 실시 형태에 따른 실시예를 나타낸 회로도.

도 6은 도 5의 기준 전압 발생 회로를 변형한 예 1을 나타낸 회로도.

도 7은 도 5의 기준 전압 발생 회로를 변형한 예 2를 나타낸 회로도.

도 8은 도 5의 기준 전압 발생 회로에 있어서의 차동 증폭 회로의 정전류원트랜지스터의 게이트 바이어스 전압으로서 기준 전압 발생 회로 내의 전압을 이용하는 구체예 1을 나타낸 회로도.

도 9는 도 5의 기준 전압 발생 회로에 있어서의 차동 증폭 회로의 정전류원트랜지스터의 게이트 바이어스 전압으로서 기준 전압 발생 회로 내의 전압을 이용하는 구체예 2를 나타낸 회로도.

도 10은 도 5의 기준 전압 발생 회로에 있어서의 차동 증폭 회로의 정전류원트랜지스터의 게이트 바이어스 전압으로서 기준 전압 발생 회로 내의 전압을 이용하는 구체예 3을 나타낸 회로도.

도 11은 도 5의 기준 전압 발생 회로에 있어서의 차동 증폭 회로의 정전류원트랜지스터의 게이트 바이어스 전압으로서 기준 전압 발생 회로 내의 전압을 이용하는 구체예 4를 나타낸 회로도.

도 12는 도 5의 기준 전압 발생 회로에 있어서의 차동 증폭 회로의 정전류원트랜지스터의 게이트 바이어스 전압으로서 기준 전압 발생 회로 내의 전압을 이용하는 구체예 5를 나타낸 회로도.

도 13은 도 1의 기준 전압 발생 회로의 제3 실시 형태를 나타낸 회로도.

도 14는 도 13 중의 복수의 전압 레벨을 생성 가능한 저항 소자의 구조의 일례를 나타낸 회로도.

도 15는 트리밍 가능한 제2 저항 소자의 구조의 일례를 나타낸 회로도.

도 16은 도 1의 기준 전압 발생 회로의 제4 실시 형태에 따른 기준 전압 발생 회로의 일례를 나타낸 회로도.

도 17은 도 1의 기준 전압 발생 회로의 제5 실시 형태에 따른 기준 전압 발생 회로의 일례를 나타낸 회로도.

도 18은 도 1의 기준 전압 발생 회로의 제6 실시 형태에 따른 기준 전압 발생 회로의 일례를 나타낸 회로도.

도 19는 도 1의 기준 전압 발생 회로의 제7 실시 형태에 따른 기준 전압 발생 회로의 일례를 나타낸 회로도.

도 20은 본 발명의 기준 전류 발생 회로의 일례를 나타낸 회로도.

도 21은 종래의 바이폴라 트랜지스터를 이용한 밴드갭 기준 회로의 일례를 나타낸 회로도.

도 22는 종래의 CMOS 트랜지스터를 이용한 밴드갭 기준 회로의 일례를 나타낸 회로도.

<도면의 주요 부분에 대한 부호의 설명>

11 : 제1 전류 변환 회로

12 : 제2 전류 변환 회로

13 : 전류 가산 회로

14 : 전류 전압 변환 회로

이하, 도면을 참조하여 본 발명의 실시 형태를 상세히 설명한다.

도 1은 본 발명의 기준 전압 발생 회로의 기본 구성을 나타내고 있다.

도 1에 있어서, 참조 번호 11은 PN 접합의 순방향 전압을 그 전압에 비례한 제1 전류량으로 변환하는 제1 전류 변환 회로, 12는 전류 밀도를 바꾼 PN 접합의 순방향 전압의 차를 그 전압에 비례한 제2 전류량으로 변환하는 제2 전류 변환 회로, 13은 상기 제1 전류 변환 회로(11)에 의해 얻어진 제1 전류량과 상기 제2 전류 변환 회로(12)에 의해 얻어진 제2 전류량을 가산하여 제3 전류량을 얻는 전류 가산 회로, 14는 상기 제3 전류량을 전압으로 변환하는 전류 전압 변환 회로이다. 여기서, 상기 PN 접합 이외의 능동 소자로서 MOS 트랜지스터가 사용되어 구성되어 있다. 다음에, 도 1의 기준 전압 발생 회로의 제1 실시 형태를 설명한다.

<실시예 1> (도 2 내지 도 4)

도 2는 도 1의 기준 전압 발생 회로의 제1 실시 형태에 따른 일례를 나타낸다.

도 2에 있어서, 도 1 중의 제2 전류 변환 회로(12)에 대응하는 부분은, 전원 전위 VDD가 제공되는 전원 노드(VDD 노드)와 접지 전위 VSS가 제공되는 접지 노드(VSS 노드) 간에 직렬로 접속된 제1 PMOS 트랜지스터 P1 및 제1 PN 접합(다이오드) D1과, VDD 노드와 VSS 노드 간에 직렬로 접속되고, 상기 제1 PMOS 트랜지스터 P1과 소스끼리 게이트끼리가 접속된 제2 PMOS 트랜지스터 P2, 제1 저항 소자 R₁및 복수개 병렬 접속된 제2 PN 접합(다이오드) D2와, VDD 노드에 소스가 접속되고, 상기 제2 PMOS 트랜지스터 P2와 게이트끼리가 접속된 제3 PMOS 트랜지스터 P3과, 상기 제1 PN 접합 D1의 특성에 의존하는 제1 전압 V_A및 상기 제1 저항 소자 R₁과 제2 PN 접합 D2의 특성에 의존하는 제2 전압 V_B가 차동 증폭 회로 DA1에 입력하고, 이 차동 증폭 회로 DA1의 출력을 상기 제1 PMOS 트랜지스터 P1의 게이트 및 제2 PMOS 트랜지스터 P2의 게이트에 인가되고, 상기 제1 전압 V_A및 제2 전압 V_B가 같게 되도록 제어하는 피드백 제어 회로이다.

도 1 중의 제1 전류 변환 회로(11)에 대응하는 부분은, VDD 노드에 소스가 접속되고, 상기 제1 전압 V_A(또는 그것과 같은 전압)가 게이트에 인가되는 제4 PMOS 트랜지스터 P4이다. 본 예에서는, 제4 PMOS 트랜지스터 P4의 게이트에 제1 전압 V_A와 같은 전압을 인가하는 회로를 사용하고 있고, 그 일례로서, VDD 노드와 VSS 노드 간에 직렬로 접속되고, 상기 제4 PMOS 트랜지스터 P4와 소스끼리- 게이트끼리가 접속된 제5 PMOS 트랜지스터 P5 및 제2 저항 소자 R₃과, 상기 제1 전압 V_A와 상기 제2 저항 소자 R3의 일단 노드의 전압 V_C가 차동 증폭 회로 DA2에 입력하고, 이 차동 증폭 회로 DA2의 출력을 상기 제5 PMOS 트랜지스터 P5의 게이트에 인가하고, 상기 제2 저항 소자 R₃의 단자 전압 V_C가 상기 제1 전압 V_A와 같게 되도록 피드백 제어하는 제어 회로를 사용하고 있다.

도 1 중의 전류 가산 회로(13)에 대응하는 부분은, 상기 제3 PMOS 트랜지스터 P3의 드레인과 상기 제4 PMOS 트랜지스터 P4의 드레인을 접속한 부분이다.

도 1 중의 전류 전압 변환 회로(14)에 대응하는 부분은, 상기 제3 PMOS 트랜지스터 P3과 상기 제4 PMOS 트랜지스터 P4의 드레인 공통 접속 노드와 VSS 노드 간에 접속되어 있는 전류 전압 변환용의 저항 소자 R₂이고, 이 저항 소자 R₂의 일단 노드에 출력 전압(기준 전압) V_ref가 얻어진다.

또, 이하의 설명에서는, PMOS 트랜지스터 P1 내지 P5의 사이즈는 같은 것으로 한다. 또한, 상기 제1 전압 V_A로서 상기 제1 PMOS 트랜지스터 P1의 드레인 전압이 추출되고, 상기 제2 전압 V_B로서 상기 제2 PMOS 트랜지스터 P2의 드레인 전압이 추출되고 있다.

도 2의 기준 전압 발생 회로에 있어서, V_F1, V_F2는 다이오드 D1, D2의 순방향전압, I₁, I₂, I₃, I₄, I₅는 PMOS 트랜지스터 P1 내지 P5의 드레인 전류, ΔV_F는 R₁의 양단 간의 전압이다.

차동 증폭 회로 DA1에 의해,

가 되도록 피드백 제어된다. 또한, PMOS 트랜지스터 P1, P2의 게이트가 공통이므로,

로 된다. 또한,

이고,

로 된다.

한편, 차동 증폭 회로 DA2에 의해,

가 되도록 피드백 제어된다. 따라서,

으로 된다.

PMOS 트랜지스터 P1 내지 P3은 전류 미러 회로를 형성하고 있으므로,

로 된다. 따라서,

여기서, R₃과 R₁의 비를 V_ref의 온도 의존성이 없도록 설정한다. 또한, V_ref의 레벨은 R₂와 R₃의 비에 의해 거의 전원 전압 VDD 내에서 자유롭게 설정할 수 있다

일례로서, N=10개, R₁=60kΩ, R₂=300kΩ, R₃=600kΩ의 경우, ΔV_F는 다이오드의 전류비 1:10의 다이오드 D1 및 D2의 전압의 차로 된다. 따라서,

이 출력 전압 V_ref는, 도 22를 참조하여 상술한 종래예 2의 BGR 회로의 출력전압 V_ref(수학식 16)을 2로 나눈 것으로 된다. 수학식 16으로 표현된 출력 전압V_ref는 온도 의존성이 거의 없으므로. 수학식 26으로 표현된 출력 전압 V_ref도 온도 의존성이 거의 없다.

그리고, 전류 전압 변환용의 저항 소자 R₂의 저항값을 조정하면, 전원 전압VDD 내에서 임의의 출력 전압을 발생할 수 있다. 특히 상기 예에서 설명한 바와 같이, R₂를 R₃의 반의 값으로 하면, 출력 전압이 V_A, V_B, V_C에 가까운 값으로되고, PMOS 트랜지스터 P1 내지 P3을 사용한 전류 미러 회로와 PMOS 트랜지스터 P4, P5를 사용한 전류 미러 회로는, 각각 트랜지스터의 드레인 전압이 거의 동일 정도로 되므로, 특성이 좋은 부분에서 사용할 수 있다.

상기 예에서는, 설명을 이해하기 쉽게 하기 위해, PMOS 트랜지스터 P1 내지 P5의 사이즈를 동일한 것으로 하였지만, 이들 사이즈는 동일할 필요는 없고, 이들 사이즈 비를 고려하여 각 저항의 값을 설정하면 좋다.

도 3은 도 2 중의 차동 증폭 회로 DA1, DA2의 예 1로서, NMOS 차동 증폭 회로와 PMOS 전류 미러 부하 회로를 갖는 CMOS 차동 증폭 회로를 나타낸다. 이 차동 증폭 회로는 입력 전압을 NMOS 트랜지스터로 받아 증폭하는 것이다.

도 3에 도시한 차동 증폭 회로는 각 소스가 공통 접속된 차동 증폭쌍을 이루는 2개의 NMOS 트랜지스터 N1, N2와, 상기 차동 증폭쌍을 이루는 NMOS 트랜지스터의 소스 공통 접속 노드와 접지 노드 간에 접속되고, 게이트에 바이어스 전압 V_R1이 인가되는 정전류원용 NMOS 트랜지스터 N3과, 상기 차동 증폭쌍을 이루는 NMOS 트랜지스터의 드레인과 VDD 노드 간에 부하로서 접속되고, 전류 미러 접속된 2개의 PMOS 트랜지스터 P6, P7을 구비한다.

즉, VDD 노드에 소스가 접속되고, 게이트·드레인 상호가 접속된 제6 PMOS 트랜지스터 P6과, VDD 노드에 소스가 접속되고, 상기 제6 PMOS 트랜지스터 P6과 소스끼리·게이트끼리가 접속된 제7 PMOS 트랜지스터 P7과, 상기 제6 PMOS 트랜지스터 P6의 드레인에 드레인이 접속되고, 게이트에 상기 전압 V_B가 인가되는 제1 NMOS 트랜지스터 N1과, 상기 제7 PMOS 트랜지스터 P7의 드레인에 드레인이 접속되고, 게이트에 상기 전압 V_A가 인가되는 제2 NMOS 트랜지스터 N2와, 상기 제1 NMOS 트랜지스터 N1 및 제2 NMOS 트랜지스터 N2의 소스 공통 접속 노드와 접지 노드 간에 접속되고, 게이트에 바이어스 전압 V_R이 인가되는 정전류원용의 제3 NMOS 트랜지스터 N3을 구비한다.

도 3에 도시한 차동 증폭 회로를 사용한 경우, 이 회로가 동작하기 위해서는NMOS 트랜지스터의 임계값 V_TN이 입력전압 V_IN보다 낮은 것이 필요하다.

여기서, 회로 전체의 전원 전압 VDD의 하한 VDD_MIN을 생각해 본다.

차동 증폭 회로의 각 트랜지스터가 오극관 동작하는 것으로 하고, 임계값 근방에서 동작하는 것으로 하고, +입력단, -입력단에 동일한 입력 전압 V_IN이 인가되는 것으로 한다.

바이어스 전압 V_R1이 게이트에 인가되어 있는 트랜지스터는 정전류원으로서 동작하고, 차동 증폭 회로의 전류를 좁힘과 동시에 입력 전압 V_IN이 들어가는 트랜지스터 N1, N2를 오극관 동작시켜 증폭도를 올리는 동작을 한다. 이 때문에, 차동쌍을 이루는 NMOS 트랜지스터 N1, N2의 소스 공통 접속 노드의 전위 Vs는 V_IN-V_TN까지 상승하고, NMOS 트랜지스터 N1의 드레인 전위인 V₁과 NMOS 트랜지스터 N2의 드레인 전위(출력전압) V_OUT는 V_S까지밖에 내려갈 수 없다.

따라서, PMOS 드랜지스터의 임계값을 V_TP(V_TP는 마이너스 값)로 하면, 전원 전압 VDD가 V_S+ ｜V_TP｜이상이 아니면, PMOS 트랜지스터는 온할 수 없으므로, 이 차동 증폭 회로는 작동하지 않는다.

또한, 차동 증폭 회로의 출력 전압 V_OUT가 게이트에 들어가 있는 PMOS 트랜지스터도 마찬가지로 온하지 않게 되어, 기준 전압 발생 회로는 동작하지 않게 된다.

또한, 차동 증폭 회로가 동작하였다고 해도, 전원 전압 VDD가 다이오드전압V_F1이하에서는 회로 전체(기준 전압 발생 회로)는 동작하지 않는다.

V_IN에 V_F1을 대입하여 VDD_MIN을 구하면, 동작 조건은, V_TN< V_F1이고,

V_TN< V_TP의 경우, VDD_MIN= V_F1- V_TN+ ｜V_TP｜

V_TN≥ V_TP의 경우, VDD_MIN= V_F1

로 된다.

즉, 도 3에 도시한 차동 증폭 회로를 사용한 도 2의 기준 전압 발생 회로는. 다이오드의 순방향 전압 및 전류 밀도를 바꾼 복수개의 다이오드의 순방향 전압 V_F의 차의 전압을 각각 그 전압에 비례한 전류로 환산하여 그 2개의 전류를 가산하고, 그것을 전압으로 변환함으로써 기준 전압 V_ref를 출력한다.

이 경우, 트랜지스터의 임계값 등의 조정에 의해 전원 전압의 하한 VDD_MIN을 다이오드의 V_F(약 0.8V) 정도까지 가깝게 하는 것이 가능해진다. 따라서, 저전압 동작을 필요로 하는 반도체 장치에 사용하는 것이 가능하게 된다. 이것은, 종래의 BGR 회로에서는, 트랜지스터의 임계값 등을 바꾸더라도 전원 전압의 하한VDD_MIN을 약 1. 25V 이하로 할 수 없던 점과 비교하여 매우 유효하다.

도 4는 도 2 중의 차동 증폭 회로 DA1, DA2의 예 2를 나타낸다.

이 차동 증폭 회로는 PMOS 차동 증폭 회로와 NMOS 전류 미러 부하 회로를 갖는 CMOS 차동 증폭 회로 및 그 출력을 반전 증폭하는 CMOS 인버터로 이루어지며,입력 전압을 PMOS 트랜지스터로 받아 2단 증폭하는 것이다.

도 4에 도시한 차동 증폭 회로는, 각 소스가 공통 접속된 차동 증폭쌍을 이루는 2개의 PMOS 트랜지스터 P41, P42와, 상기 차동 증폭쌍을 이루는 PMOS 트랜지스터 P41, P42의 소스 공통 접속 노드와 전원 노드 간에 접속되고, 게이트에 바이어스 전압 V_R2가 인가되는 정전류원용 PMOS 트랜지스터 P40과, 상기 차동 증폭쌍을 이루는 PMOS 트랜지스터 P41, P42의 드레인과 접지 노드 간에 부하로서 접속되고, 전류 미러 접속된 2개의 NMOS 트랜지스터 N41, N42를 구비한다.

즉, VDD 노드에 소스가 접속되고, 게이트에 바이어스 전압 V_R2가 인가되는 정전류원용의 PMOS 트랜지스터 P40과, 상기 PMOS 트랜지스터 P40의 드레인에 소스가 접속되고, 게이트에 상기 전압 V_A가 인가되는 PMOS 트랜지스터 P41과, 상기 PMOS 트랜지스터 P40의 드레인에 소스가 접속되고, 게이트에 상기 전압 V_B가 인가되는 PMOS 트랜지스터 P42와, 상기 PMOS 트랜지스터 P42의 드레인에 드레인·게이트가 접속되고, 소스가 VSS 노드에 접속된 NMOS 트랜지스터 N41과, 상기 PMOS 트랜지스터 P41의 드레인에 드레인이 접속되며, 상기 NMOS 트랜지스터 N41과 게이트끼리-소스끼리가 접속된 NMOS 트랜지스터 N42와, VDD 노드에 소스가 접속되고, 상기 PMOS 트랜지스터 P40과 게이트끼리가 접속된 PMOS 트랜지스터 P43과, 상기 PMOS 트랜지스터 P43의 드레인에 드레인이 접속되고, 게이트에 상기 NMOS 트랜지스터 N42의 드레인이 접속된 NMOS 트랜지스터 N43을 구비한다.

도 4에 도시한 차동 증폭 회로를 사용한 경우의 전원 전압의 하한 VDD_MIN에 대해 고찰한다. 이 차동 증폭 회로의 +입력단, -입력단에는 동일한 입력 전압V_IN이 인가되는 것으로 한다.

바이어스 전압 V_R2가 게이트로 들어가는 트랜지스터 P40은 정전류원으로서 동작하고, 차동 증폭 회로의 전류를 좁힘과 동시에 입력 전압 V_IN이 들어가는 트랜지스터 P41, P42를 오극관 동작시켜, 그 증폭도를 올리는 동작을 한다.

이 때문에, PMOS 트랜지스터 P41의 드레인 전위 VD는 V_IN+ ｜V_TP｜까지 내려 간다. V_IN이 게이트에 들어가는 PMOS 트랜지스터 P41, P42는 전원 전압VDD가 V_IN+ ｜V_TP｜이상이 아니면 온되지 않는다.

또한, PMOS 트랜지스터 P41, P42의 소스 공통 접속 노드의 전위를 V_D, NMOS 트랜지스터 N41의 드레인 전위를 V₁로 나타내면, V₁< V_D또한 V₁< V_TN이 아니면, NMOS 트랜지스터 N41, N42가 온하지 않는다.

따라서, 동작 조건은,

V_F1+｜V_TP｜> V_TN

VDD_MIN= V_F1+ ｜V_TP｜

로 된다.

이어서, 본 발명의 기준 전압 발생 회로의 제2 실시 형태를 설명한다.

<실시예 2> (도5)

도 5는 도 1의 기준 전압 발생 회로의 제2 실시 형태에 따른 일례를 나타낸다.

도 5에 있어서, 도 1 중의 제2 전류 변환 회로(12)에 대응하는 부분은, VDD 노드와 VSS 노드 간에 직렬로 접속된 제1 PMOS 트랜지스터 P1 및 제1 PN 접합D1과, VDD 노드와 VSS 노드 간에 직렬로 접속되고, 상기 제1 PMOS 트랜지스터 P1과 소스끼리-게이트끼리 접속된 제2 PMOS 트랜지스터 P2, 제1 저항 소자 R₁및 복수(N)개 병렬 접속된 제2 PN 접합 D2와, 상기 제1 PN 접합 D1의 특성에 의존하는 제1 전압 V_A및 제2 PN 접합 D2의 특성에 의존하는 제2 전압 V_B가 차동 증폭 회로 DA1에 입력하고, 이 차동 증폭 회로 DA1의 출력을 상기 제1 PMOS 트랜지스터 P1의 게이트 및 제2 PMOS 트랜지스터 P2의 게이트에 인가하고, 상기 제1 전압 V_A및 제2 전압 V_B가 같아지도록 제어하는 피드백 제어 회로이다.

도 1 중의 제1 전류 변환 회로(11)에 대응하는 부분은, 상기 제1 PN 접합 D1 및 상기 제1 저항 소자 R₁과 제2 PN 접합 D2와의 직렬 회로에 각각 대응하여 병렬로 접속된 제2 저항 소자 R₄, R₂이다.

도 1 중의 전류 가산 회로(13)에 대응하는 부분은, 상기 제1 저항 소자 R₁에 제2 저항 소자 R₂를 접속한 부분이다.

도 1 중의 전류 전압 변환 회로(14)에 대응하는 부분은, VDD 노드에 소스가접속되고, 상기 제2 PMOS 트랜지스터 P2와 게이트끼리 접속된 제3 PMOS 트랜지스터 P3과, 이 제3 PMOS 트랜지스터 P3의 드레인과 VSS 노드 간에 접속된 전류전압 변환용의 저항 소자 R₃이다.

또, 이하의 설명에서는, PMOS 트랜지스터 P1 내지 P3의 사이즈는 같은 것으로 한다. 또한, 제1 전압 V_A는 상기 제1 PMOS 트랜지스터 P1의 드레인 전압이 추출되고, 제2 전압 V_B는, 상기 제2 PMOS 트랜지스터 P2의 드레인 전압이 추출되고 있다.

V_A와 V_B는 함께 차동 증폭 회로 DA1에 입력되고, 차동 증폭 회로 DA1의 출력은 PMOS 트랜지스터 P1 내지 P3의 게이트에 제공되고,

V_A= V_B

가 되도록 피드백 제어된다. PMOS 트랜지스터 P1 내지 P3은 게이트가 공통이므로,

I₁= I₂= I₃

으로 된다.

여기서,

R₂= R₄

로 하면,

I_1A= I_2A

I_1B= I_2B

V_A= V_F1

V_B= V_F2+ ΔV_F1

ΔV_F= ΔV_F1- ΔV_F2

로 된다. R₁의 양단 간의 전압은 ΔV_F이고,

I_2A= ΔV_F1/R₁

I_2B= V_F1/R₂

로 된다. 따라서,

I₂= I_2B+ I_2A= V_F1/R₂+ ΔV_F/R₁

이고,

V_ref= R₃·I₃= R₃·I₂

= R₃{(V_F1/R₂) + (ΔV_F1/R₁)}

= (R₃/R₂){V_F1+(R₂/R₁)ΔV_F}

로 된다.

도 5의 기준 전압 발생 회로에 있어서도, V_ref의 온도 의존성이 없도록 R₂와 R₁의 저항비를 설정하는 것이 가능하고, R₂와 R₃의 저항비를 설정함으로써 V_ref의 레벨을 거의 전원 전압 내에서 자유롭게 설정할 수 있다.

상기 실시예 2의 회로는, 상기 실시예 1의 회로에 비하여, 저항 소자의 사용수는 증가하지만, 피드백 루프가 하나로 되는 이점이 있다.

<실시예 3> (도 6)

도 6은 도 5의 기준 전압 발생 회로를 변형한 예 1을 나타내고 있다.

도 6에 도시한 기준 전압 발생 회로는, 도 5의 기준 전압 발생 회로와 비교하여 상기 제1 전압 V_A를 대신하여, 상기 제1 PN 접합 D1에 병렬로 접속된 제2 저항 소자 R₄의 중간 노드의 전압 V_A'가 추출되고, 상기 제2 전압 V_B'를 대신하여, 상기 제1 저항 소자 R₁과 제2 PN 접합 D2와의 직렬 회로에 병렬로 접속된 제2 저항 소자 R₂의 중간 노드의 전압 V_B'가 추출되는 점이 다르고, 그 밖에는 동일하므로 도 5와 동일 부호를 병기하였다.

이 기준 전압 발생 회로의 동작 원리는, 도 5의 기준 전압 발생 회로의 동작원리와 동일하지만, 차동 증폭 회로 DA1의 입력 V_A', V_B'는 V_A, V_B를 저항 분할한 것이다. V_A'= V_B'일 때 V_A= V_B로 된다. 이 경우, 차동 증폭 회로 DA1의 입력전압 V_IN을 V_F1보다 내릴 수 있으므로, 만일, 회로 전체의 전원 전압의 하한VDD_MIN이 차동 증폭 회로 DA1로 정해져 있다고 한다면, 입력 전압 V_IN을 내린 만큼 VDD_MIN을 내릴 수 있다. 그러나, V_A', V_B'를 지나치게 내리면, V_A, V_B에 비해 V_A', V_B'의 진폭이 현저하게 감소하기 때문에, 오차가 증가한다.

<실시예 4> (도 7)

도 7은 도 5의 기준 전압 발생 회로를 변형한 예 2를 나타내고 있다.

도 7에 도시한 기준 전압 발생 회로는, 도 5의 기준 전압 발생 회로와 비교하여, 상기 제1 PMOS 트랜지스터 P1의 드레인과 상기 제1 PN 접합 D1 간 및 상기 제2 PMOS 트랜지스터 P2의 드레인과 상기 제1 저항 소자 R₁간에 각각 대응하여 삽입 접속된 제3 저항 소자 R₅를 더 갖고, 상기 제1 전압 V_A를 대신하여 상기 제1 PMOS 트랜지스터 P1의 드레인 전압 V_A', 상기 제2 전압 V_B를 대신하여 상기 제2 PMOS 트랜지스터 P2의 드레인 전압 V_B'가 추출되는 점이 다르고, 그 밖에는 동일하므로 도 5와 동일 부호를 병기하였다.

이 기준 전압 발생 회로의 동작 원리는 실시예 2와 동일하지만, 차동 증폭 회로 DA1 의 입력 V_A', V_B'는, V_A, V_B보다 높아진다. 또한, V_A'= V_B'일 때, V_A=V_B로 된다. 이 경우, 차동 증폭 회로 DA1의 입력 전압을 V_F1보다 올릴 수 있으므로, 만일, V_TNV_F1일 때에도 도 3에 도시한 차동 증폭 회로를 사용할 수 있어, 이에 따라 VDD_MIN을 내릴 수 있다.

<실시예 5 내지 실시예 9> (도 8 내지 도 12)

도 8 내지 도 12는 도 5의 기준 전압 발생 회로에 있어서의 차동 증폭 회로의 정전류원 트랜지스터의 게이트 바이어스 전압 V_R1혹은 V_R2로서, 기준 전압 발생 회로 내의 전압을 이용하는 복수의 구체 예를 나타내고 있다.

도 8에 도시한 기준 전압 발생 회로(실시예 5)는, 도 5의 기준 전압 발생 회로에 있어서의 차동 증폭 회로 DA1로서 도 3을 참조하여 상술한 차동 증폭 회로가 이용되고 있는 경우에 적용되는 것으로, 도 5의 기준 전압 발생 회로와 비교하여, 바이어스 전압 V_R1로서 상기 제1 전압 V_A가 인가되는 점이 다르고, 그 밖에는 동일하므로 도 5와 동일 부호를 병기하였다.

도 9에 도시한 기준 전압 발생 회로(실시예 6)는, 도 5의 기준 전압 발생 회로에 있어서의 차동 증폭 회로 DA1로서 도 3을 참조하여 상술한 차동 증폭 회로가 이용되고 있는 경우에 적용되는 것으로, 도 5의 기준 전압 발생 회로와 비교하여, 바이어스 전압 V_R1로서 전류 전압 변환 회로의 출력 전압 V_ref가 인가되는 점이 다르고, 그 밖에는 동일하므로 도 5와 동일 부호를 병기하였다.

도 10에 도시한 기준 전압 발생 회로(실시예 7)는, 도 5의 기준 전압 발생 회로에 있어서의 차동 증폭 회로 DA1로서 도 3을 참조하여 상술한 차동 증폭 회로가 이용되고 있는 경우에 적용되는 것으로, 도 5의 기준 전압 발생 회로와 비교하여, 바이어스 전압 V_R1을 생성하기 위한 바이어스 회로가 부가되어 있는 것이 다르고, 그 밖에는 동일하므로 도 5와 동일 부호를 병기하였다.

상기 바이어스 회로는, VDD 노드에 소스가 접속되고, 게이트에 상기 차동 증폭 회로 DA1의 출력 전압이 인가되는 PMOS 트랜지스터 P10과, 상기 PMOS 트랜지스터 P10의 드레인과 VSS 노드 간에 접속되고, 드레인·게이트 상호가 접속된 NMOS 트랜지스터 N10을 구비하고, 상기 PMOS 트랜지스터 P10의 드레인 전압이 상기 바이어스 전압 V_R1로 된다.

도 11에 도시한 기준 전압 발생 회로(실시예 8)는, 도 5의 기준 전압 발생 회로에 있어서의 차동 증폭 회로 DA1로서 도 4를 참조하여 상술한 차동 증폭 회로가 이용되고 있는 경우에 적용되는 것으로, 도 5의 기준 전압 발생 회로와 비교하여, 바이어스 전압 V_R2로서 상기 차동 증폭 회로 DA1의 출력 전압이 인가되는 점이 다르고, 그 밖에는 동일하므로 도 5와 동일 부호를 병기하였다.

도 12에 도시한 기준 전압 발생 회로(실시예 9)는, 도 5의 기준 전압 발생 회로에 있어서의 차동 증폭 회로 DA1로서 도 4를 참조하여 상술한 차동 증폭 회로가 이용되고 있는 경우에 적용되는 것으로, 도 5의 기준 전압 발생 회로와 비교하여, 바이어스 전압 V_R2를 생성하기 위한 바이어스 회로가 부가되어 있는 점이 다르고, 그 밖에는 동일하므로 도 5와 동일 부호를 병기하였다.

상기 바이어스 회로는, VDD 노드에 소스가 접속되고, 게이트-드레인 상호가 접속된 PMOS 트랜지스터 P12와, 상기 PMOS 트랜지스터 P12의 드레인과 VSS 노드 간에 접속되고, 게이트에 상기 제1 전압 V_A가 인가되는 NMOS 트랜지스터 N12를 구비하고, 상기 PMOS 트랜지스터 P12의 드레인 전압이 상기 바이어스 전압 V_R2로 된다.

상기한 도 8 내지 도 12에 도시한 바와 같이, 기준 전압 발생 회로 내의 전압을 차동 증폭 회로 DA1의 바이어스 전압으로서 이용하는 기준 전압 발생 회로에 의하면, 전원 전압 VDD에 상관 없이, 일정한 소비 전류로 된다.

다음에, 본 발명의 기준 전압 발생 회로의 제3 실시 형태를 설명한다.

<실시예 6> (도 13 내지 도 15)

제3 실시 형태에 따른 기준 전압 발생 회로는, 도 2를 참조하여 상술한 제1 실시 형태에 따른 기준 전압 발생 회로와 비교하여, 도 13에 도시한 바와 같이, 전류전압 변환용의 저항 소자 R_2a및 제2 저항 R_3a가, V_ref, V_C에 대해 복수의 전압 레벨을 생성 가능한 구조를 갖는 것을 특징으로 하는 것으로, 도 2와 동일 부분에는 동일 부호를 병기하였다.

도 13의 기준 전압 발생 회로는 저항값, 저항비를 가변하므로써, 온도 특성 또는 출력 전압을 가변, 조정하거나, 혹은, 복수의 레벨을 선택적으로 추출하는 것이 가능하게 된다.

도 14는, 도 13 중의 복수의 전압 레벨을 생성 가능한 전류 전압 변환용의 저항 소자 R_2a또는 제2 저항 소자 R_3a의 원형으로 둘러싼 부분의 구조의 일례를 나타내고 있다. 즉, 직렬 접속된 복수개의 저항 소자 R_14l내지 R_14n의 일단 노드또는 적어도 하나의 분압 노드와 기준 전압 V_ref의 출력단 간을 선택적으로 접속하기 위한 스위치 소자가 설치되어 있다. 이 경우, 상기 스위치 소자로서, PMOS 트랜지스터와 NMOS 트랜지스터가 병렬 접속되어 상보 신호에 의해 구동되는 CMOS 트랜스퍼 게이트 TG1 내지 TGn이 이용되고 있다.

또한, 제2 저항 소자 R_3a에 대해서는 트리밍 가능하게 함으로써, 가변의 저항값을 얻는 것도 가능하다. 도 15는 이 트리밍 가능한 제2 저항 소자 R_3a의 구조의 일례를 나타내고 있다. 즉, 직렬 접속된 복수개의 저항 소자 R_15l내지 R_15n의 각각에 병렬로, 예를 들면 레이저광 조사에 의해 용단(溶斷) 가능한 폴리실리콘 퓨즈 F₁내지 F_n이 형성되어 있다.

다음에, 본 발명의 기준 전압 발생 회로의 제4 실시 형태를 설명한다.

<실시예 11> (도 16)

도 16은 제4 실시 형태에 따른 기준 전압 발생 회로의 일례를 나타낸다.

도 16에 도시한 기준 전압 발생 회로는, 도 5 내지 도 12를 참조하여 상술한 실시예 2 내지 실시예 9의 기준 전압 발생 회로와 비교하여, 전류 전압 변환용의 저항 소자로서, 직렬 접속된 복수개의 저항 소자 R_14l내지 R_14n을 이용하여, 각 저항 소자 간의 노드와 기준 전압 V_ref의 출력단 간에 스위치 소자 TGl내지 TGn이 접속되어 있는 점이 다르고, 도 5와 동일 부분에는 동일 부호를 병기하였다. 즉, 도16에 도시한 기준 전압 발생 회로에서는, 직렬 접속된 복수의 저항 소자 R_14l내지 R_14n의 일단 노드 또는 적어도 하나의 분압 노드로부터 선택적으로 전류 전압 변환 출력 전압을 추출하기 위해 스위치 소자가 접속되어 있다. 여기서의 스위치 소자는, 예를 들면, 상술한 제3 실시 형태의 경우와 마찬가지의 CMOS 트랜스퍼 게이트로 형성하면 좋다.

〈실시예 12〉(도 17)

다음에, 본 발명의 기준 전압 발생 회로의 제5 실시 형태를 설명한다.

제5 실시 형태에 따른 기준 전압 발생 회로는, 도 5 내지 도 12를 참조하여 상술한 제2 실시 형태에 따른 기준 전압 발생 회로와 비교하여, 도 17에 도시한 바와 같이, 전류 전압 변환 회로가 복수조(예를 들면 3조) 설치되어 있고, 각조의 전류 전압 변환 회로의 부하가 분리되어 있는 것을 특징으로 하는 것으로, 도 5와 동일 부분에는 동일 부호를 병기하였다.

이 구성에 의하면, 각조의 전류 전압 변환 회로의 부하의 외란(外亂) 노이즈가 분리되는 이점이 있고, 각조의 전류 전압 변환 회로의 부하 구동력이 예를 들면 상호 다르게, 임의로 설정하는 것이 가능하게 된다.

다음에, 본 발명의 기준 전압 발생 회로의 제6 실시 형태를 설명한다.

<실시예 13> (도 18)

제6 실시 형태에 따른 기준 전압 발생 회로는, 도 5 내지 도 12를 참조하여 상술한 제2 실시 형태에 따른 기준 전압 발생 회로와 비교하여, 피드백 제어 회로(차동 증폭 회로 DA1)의 발진을 방지하기 위해, 도 18에 도시한 바와 같이, 제1 전압 V_A의 추출 노드와 접지 노드 간, 상기 차동 증폭 회로 DA1의 출력 노드와 VDD 노드 간에 각각 대응하여 캐패시터 C1, C2가 필요에 따라 접속되어 있는 것을 특징으로 하는 것으로, 도 5와 동일 부분에는 동일 부호를 병기하였다. 또, 제1 실시 형태에 따른 기준 전압 발생 회로에 대해서도 동일한 캐패시터를 설치할 수 있는 것은 물론이다.

다음에, 본 발명의 기준 전압 발생 회로의 제7 실시 형태를 설명한다.

<실시예 14> (도 19)

제7 실시 형태에 따른 기준 전압 발생 회로는, 도 5 내지 도 12를 참조하여 상술한 제2 실시 형태에 따른 기준 전압 발생 회로와 비교하여, 도 19에 도시한 바와 같이, 상기 차동 증폭 회로 DA1의 출력 노드와 접지 노드 간에, 상기 출력 노드를 전원 투입 시에 일시적으로 접지 전위에 리셋트하기 위한 스타트 업용의 NMOS 트랜지스터 N19가 접속되어 있고, 그 게이트에 전원 투입 시에 생성되는 파워 온 리셋트 신호 PON이 인가되는 것을 특징으로 하는 것으로, 도 5와 동일 부분에는 동일 부호를 병기하였다.

상기 스타트 업용의 NMOS 트랜지스터 N19를 접속하는 이유는, V_A, V_B가 OV일 때에도 피드백계의 안정점으로 되므로, 이와 같은 OV의 안정점을 피하기 위해서이다. 또, 제1 실시 형태에 따른 기준 전압 발생 회로에 대해서도 동일한NMOS 트랜지스터를 설치할 수 있는 것은 물론이다.

또한, 상기 각 실시예는 기준 전압 발생 회로를 나타내었지만, 전류 전압 변환 회로를 제외한 구성에 주목하면, 본 발명은 기준 전류 발생 회로를 실현하는 것이 가능하다.

즉, 예를 들면 도 2 중의 전류 전압 변환용 저항 R₂를 생략한 기준 전류 발생 회로, 도 5 중의 전류 전압 변환용 저항 R₃을 생략한 기준 전류 발생 회로에 의하면, PMOS 트랜지스터 P3의 드레인으로부터 전류 출력이 얻어진다.

또한, 예를 들면 도 20에 도시한 바와 같이, 도 5 중의 전류 전압 변환용 저항 R₃을 생략한 기준 전류 발생 회로에 있어서, PMOS 트랜지스터 P3의 드레인으로부터 전류 미러 회로 CM을 통해 기준 전류 I_ref를 얻도록 하여도 좋다. 이 전류 미러 회로 CM은, 상기 PMOS 트랜지스터 P3의 드레인과 VSS 노드 간에 드레인·소스 간이 접속되고, 드레인-게이트 상호가 접속된 NMOS 트랜지스터 N20과, 상기NMOS 트랜지스터에 전류 미러 접속된 NMOS 트랜지스터 N21로 이루어진다. 이와 같은 기준 전류 발생 회로에 있어서는, 상술한 바와 같이 PMOS 트랜지스터 P3의 드레인으로부터 직접적으로 전류 출력을 얻는 경우와는 역방향의 기준 전류 I_ref를 얻을 수있다.

상술한 바와 같이 본 발명의 기준 전압 발생 회로에 의하면, 온도 의존성, 전원 전압 의존성이 적은 출력 전압을 전원 전압 내의 임의의 값으로 설정할 수 있고, 트랜지스터의 임계치 등의 조정에 의해, 전원 전압의 하한 VDD_MIN을 다이오드의 순방향 전압 V_F에 가깝게 할 수 있다.

또한, 본 발명의 기준 전류 발생 회로에 의하면, 온도 의존성, 전원 전압 의존성이 적은 기준 전류를 발생시킬 수 있다.

Claims

기준 전압 발생 방법에 있어서,

제1 정전압 발생 소자의 제1 순방향 전압으로부터 변환되는 제1 전류를 발생하는 단계;

적어도 다이오드 접속되는 소자를 포함하는 제2 정전압 발생 소자와 상기 제1 정전압 발생 소자의 순방향 전압들 사이의 전압 차이로부터 변환되는 제2 전류를 발생하는 단계;

상기 제1 전류를 상기 제2 전류에 가산하여 제3 전류를 얻는 단계; 및

상기 제3 전류를 전압으로 변환시키는 단계

를 포함하는 기준 전압 발생 방법.
제1항에 있어서,

상기 기준 전압을 출력하기 위해 상기 변환 단계에서 얻어지는 상기 전압의 레벨을 변경하는 단계를 더 포함하는 기준 전압 발생 방법.
제1항에 있어서,

상기 변환 단계에서 얻어지는 상기 전압으로부터 레벨이 서로 다른 복수의 전압을 발생하여 복수의 기준 전압을 출력하는 단계를 더 포함하는 기준 전압 발생 방법.
제1항에 있어서,

상기 기준 전압을 발생하기 위한 회로에서 발생되는 오실레이션을 억제하는 단계를 더 포함하는 기준 전압 발생 방법.
기준 전압 발생 방법에 있어서,

제1 p-n 접합의 특성에 의존하는 제1 전압이 적어도 다이오드 접속되는 소자를 포함하는 제2 p-n 접합의 특성에 의존하는 제2 전압과 실질적으로 동등하게 되도록 피드백 제어를 실행하는 단계;

상기 제1 p-n 접합의 순방향 전압에 따른 제1 전류를 상기 제1 p-n 접합의 상기 순방향 전압과 상기 제2 p-n 접합의 순방향 전압 사이의 전압 차이에 따른 제2 전류에 가산하여 제3 전류를 얻는 단계; 및

상기 제3 전류를 전압으로 변환하는 단계

를 포함하는 기준 전압 발생 방법.
제5항에 있어서,

상기 피드백 제어는 차동 증폭기를 사용하여 실행되고 상기 차동 증폭기용 바이어스 전압은 상기 기준 전압을 발생하기 위한 회로의 내부 노드에서의 전압을 사용하여 유도되는 기준 전압 발생 방법.
제5항에 있어서,

상기 기준 전압을 출력하기 위해 상기 변환 단계에서 얻어지는 상기 전압의 레벨을 변경하는 단계를 더 포함하는 기준 전압 발생 방법.
제5항에 있어서,

상기 변환 단계에서 얻어지는 상기 전압으로부터 레벨이 서로 다른 복수의 전압을 발생하여 복수의 기준 전압을 출력하는 단계를 더 포함하는 기준 전압 발생 방법.
제5항에 있어서,

상기 기준 전압을 발생하기 위한 회로에서 발생되는 오실레이션을 억제하는 단계를 더 포함하는 기준 전압 발생 방법.
기준 전류를 발생하는 방법에 있어서,

제1 p-n 접합의 특성에 의존하는 제1 전압이 적어도 다이오드 접속되는 소자를 포함하는 제2 p-n 접합의 특성에 의존하는 제2 전압과 실질적으로 동등하게 되도록 피드백 제어를 실행하는 단계; 및

상기 제1 p-n 접합의 순방향 전압에 따른 제1 전류를 상기 제1 p-n 접합의 상기 순방향 전압과 상기 제2 p-n 접합의 순방향 전압 사이의 전압 차이에 따른 제2 전류에 가산하는 단계

를 포함하는 기준 전류 발생 방법.
제10항에 있어서,

상기 피드백 제어는 차동 증폭기를 사용하여 실행되고 상기 차동 증폭기용 바이어스 전압은 상기 기준 전류를 발생하기 위한 회로의 내부 노드에서의 전압을 사용하여 유도되는 기준 전류 발생 방법.
제10항에 있어서,

상기 기준 전류를 발생하기 위한 회로에서 발생되는 오실레이션을 억제하는 단계를 더 포함하는 기준 전류 발생 방법.