JPH1145125A - 基準電圧発生回路および基準電流発生回路 - Google Patents

基準電圧発生回路および基準電流発生回路

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JPH1145125A JP9203201A JP20320197A JPH1145125A JP H1145125 A JPH1145125 A JP H1145125A JP 9203201 A JP9203201 A JP 9203201A JP 20320197 A JP20320197 A JP 20320197A JP H1145125 A JPH1145125 A JP H1145125A
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Abstract

(57)【要約】 【課題】基準電圧発生回路から出力する温度依存性、電
源電圧依存性が少ない電圧を電源電圧内の任意の値に設
定し、１．２５Ｖ以下で動作可能にする。 【解決手段】ＰＮ接合の順方向電圧をその電圧に比例し
た第１の電流量に変換する第１の電流変換回路１１と、
電流密度を変えたＰＮ接合の順方向電圧の差をその電圧
に比例した第２の電流量に変換する第２の電流変換回路
１２と、第１の電流変換回路により得られた第１の電流
量と前記第２の電流変換回路により得られた第２の電流
量とを加える電流加算回路１３と、第３の電流量を電圧
に変換する電流電圧変換回路１４とを具備し、ＰＮ接合
以外の能動素子としてＭＯＳトランジスタが用いられ
る。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、半導体装置に形成
される基準電圧発生回路および基準電流発生回路に係
り、特にＭＯＳトランジスタを使用して構成された基準
電圧発生回路および基準電流発生回路に関するもので、
例えば電源電圧より低い基準電圧を使用する半導体装置
に形成される。
【０００２】
【従来の技術】従来、温度依存性、電源電圧依存性が少
ない基準電圧発生回路として知られているバンドギャッ
プレファレンス（ＢＧＲ）回路は、シリコンのバンドギ
ャップ値（1.205V）とほぼ等しい基準電圧を発生するこ
とから命名されており、高精度の基準電圧を得る場合に
よく使われる。
【０００３】半導体装置に形成される従来のバイポーラ
トランジスタを使用して構成されたＢＧＲ回路は、ＰＮ
接合ダイオードあるいはコレクタ・ベース相互が接続さ
れたトランジスタのベース・エミッタ間ＰＮ接合（以
下、ダイオードと記す）の順方向電圧ＶF （負の温度係
数を持つ）と、電流密度を変えたダイオードの順方向電
圧ＶF の差の電圧（正の温度係数を持つ）の数倍の電圧
とを加算し、温度係数がほぼ零の約１．２５Ｖを出力す
るように構成されている。
【０００４】現在、半導体装置の低電圧化が進んでいる
が、ＢＧＲ回路の出力電圧が約１．２５Ｖである場合に
は電源電圧の下限は１．２５Ｖ＋αであった。従って、
トランジスタの閾値などの調整によりαを小さくして
も、１．２５Ｖ以下の電源電圧で半導体装置を動作させ
ることはできなかった。
【０００５】以下、この点について詳細に説明する。図
２１は、ＮＰＮトランジスタを使用して構成された従来
例１のＢＧＲ回路の基本構成を示す。
【０００６】図２１において、Ｑ1 、Ｑ2 、Ｑ3 はＮＰ
Ｎトランジスタ、Ｒ1 、Ｒ2 、Ｒ3は抵抗素子、Ｉは電
流源、ＶBE1 、ＶBE2 、ＶBE3 は前記トランジスタＱ1
、Ｑ2 、Ｑ3 のベース・エミッタ間電圧、Ｖref は出
力電圧（基準電圧）である。
【０００７】トランジスタＱ1 ，Ｑ2 の特性が揃ってい
ると、トランジスタＱ2 のエミッタ電圧Ｖ2 は、 Ｖ2 ＝ＶBE1 −ＶBE2 ＝ＶT ・ln（Ｉ1 ／Ｉ2 ） …(1) となり、 Ｖref ＝ＶBE3 ＋（Ｒ3 ／Ｒ2 ）Ｖ2 ＝ＶBE3 ＋（Ｒ3 ／Ｒ2 ）ＶT ・ln（Ｉ1 ／Ｉ2 ） …(2) となる。
【０００８】(2) 式の第１項はほぼ−２ｍＶ／℃の温度
係数をもつが、(2) 式の第２項において、熱電圧ＶT
は、 ＶT ＝ｋ・Ｔ／ｑ …(3) であり、 （Ｒ3 ／Ｒ2 ）（ｋ／ｑ）ln（Ｉ1 ／Ｉ2 ） …(4) の温度係数をもつので、Ｖref の温度係数が零となる条
件は、 ｋ＝１．３８×１０-23 Ｊ／Ｋ …（５）
ｑ＝１．６×１０−１９ Ｃ …
(6) を代入すると、 （Ｒ3 ／Ｒ2 ）ln（Ｉ1 ／Ｉ2 ）＝２３．２ …(7) になる。
【０００９】(2) 式において、23℃においてＶBE3 ＝0.
65Ｖとすると、 Ｖref ＝０．６５＋０．６＝１．２５Ｖ …(8) となり、この値はシリコンのバンドギャップ値(1.205)
にほぼ等しい。
【００１０】しかし、上記した図２１のＢＧＲ回路は出
力電圧が１．２５Ｖで可変にはできない点と、電源電圧
を１．２５Ｖ以下にすることはできないという問題点が
ある。
【００１１】図２２は、バイポーラトランジスタを使用
しないで構成された従来例２のＢＧＲ回路の基本構成を
示す。このＢＧＲは、１個のダイオードＤ1 、Ｎ個のダ
イオードＤ2 と、抵抗素子Ｒ1 、Ｒ2 、Ｒ3 と、ＣＭＯ
Ｓトランジスタからなる１個の差動増幅回路ＤＡと、１
個のＰＭＯＳトランジスタＴＰにより構成されている。
【００１２】前記差動増幅回路ＤＡの−側入力にはダイ
オードＤ1 の一端ノードの電圧ＶA、＋側入力にはダイ
オードＤ2 の一端ノードの電圧ＶB が入力され、ＶA と
ＶBが等しくなる（Ｒ1 とＲ2 の両端の電圧は等しくな
る）ようにフィードバック制御される。よって、 Ｉ1 ／Ｉ2 ＝Ｒ2 ／Ｒ1 …(9) ダイオードの特性を次式で表わすと、 Ｉ＝Ｉs ｛ｅ(q・VF /k・T)−１｝ …(10) ＶF 》ｑ／ｋ・Ｔ＝２６ｍＶ …(11) 式中、Ｉs は（逆方向）飽和電流、ＶF は順方向電圧で
ある。
【００１３】式(11)より、式(10)中の−１は無視でき、 ＶF ＝ＶT ・ln（Ｉ／Ｉs ） …(12) のように表わせる。
【００１４】ここで、抵抗素子Ｒ3 の両端の電圧は、 ΔＶF ＝ＶF1−ＶF2＝ＶT ・ln（Ｎ・Ｉ1 ／Ｉ2 ） ＝ＶT ・ln（Ｎ・Ｒ2 ／Ｒ1 ） …(13) となる。
【００１５】熱電圧ＶT は0.086mV/℃の正の温度係数を
持ち、一方、ダイオードＤ1 の順方向電圧ＶF1は約-2mV
/ ℃の負の温度係数を持つ。よって、 Ｖref ＝ＶF1＋（Ｒ2 ／Ｒ3 ）ΔＶF …(14) ЭＶref ／ЭＴ＝０ …(15) となる条件に抵抗素子Ｒ1 、Ｒ2 、Ｒ3 の抵抗値を設定
する。
【００１６】一例として、Ｎ＝１０個、Ｒ1 ＝Ｒ2 ＝６
００ｋΩ、Ｒ3 ＝６０ｋΩとすると、ΔＶF は電流比
１：１０のダイオードＤ1 およびＤ2 の電圧の差とな
り、 Ｖref ＝ＶF1＋１０・ΔＶF ＝１．２５Ｖ …(16) となる。
【００１７】この従来例２の回路も、前述した従来例１
の回路と同様に、出力電圧が１．２５Ｖで固定である
（可変でない）点と、使用する電源電圧を１．２５Ｖ以
下にできないという問題点がある。
【００１８】
【発明が解決しようとする課題】上記したように温度依
存性、電源電圧依存性が少ない基準電圧を発生する従来
のＢＧＲ回路は、出力電圧が約１．２５Ｖで固定であ
り、約１．２５Ｖ以下の電源電圧で動作させることはで
きないという問題点があった。
【００１９】本発明は上記の問題点を解決すべくなされ
たもので、供給される電源電圧の範囲内で、温度依存
性、電源電圧依存性が少ない基準電圧を任意の低電圧に
設定して発生でき、しかも、１．２５Ｖ以下で動作可能
になる基準電圧発生回路を提供することを目的とする。
また、本発明は、温度依存性、電源電圧依存性が少ない
基準電流を発生し得る基準電流発生回路を提供すること
を目的とする。
【００２０】
【課題を解決するための手段】本発明の基準電圧発生回
路は、ＰＮ接合の順方向電圧をその電圧に比例した第１
の電流量に変換する第１の電流変換回路と、電流密度を
変えたＰＮ接合の順方向電圧の差をその電圧に比例した
第２の電流量に変換する第２の電流変換回路と、前記第
１の電流変換回路により得られた第１の電流量と前記第
２の電流変換回路により得られた第２の電流量とが加え
られた第３の電流量を電圧に変換する電流電圧変換回路
とを具備し、前記ＰＮ接合以外の能動素子としてＭＩＳ
トランジスタを用いて構成されていることを特徴とす
る。
【００２１】また、本発明の基準電流発生回路は、ＰＮ
接合の順方向電圧をその電圧に比例した第１の電流量に
変換する第１の電流変換回路と、電流密度を変えたＰＮ
接合の順方向電圧の差をその電圧に比例した第２の電流
量に変換する第２の電流変換回路と、前記第１の電流変
換回路により得られた第１の電流量と前記第２の電流変
換回路により得られた第２の電流量を加える電流加算回
路とを具備し、前記ＰＮ接合以外の能動素子としてＭＩ
Ｓトランジスタを用いて構成されていることを特徴とす
る。
【００２２】上述したように、本発明では、ダイオード
のＰＮ接合における順方向電圧およびその差を電流変換
した後、加算するすることで、温度依存性を無くしなが
ら任意の値の基準電圧や基準電流を発生するできる。し
かもこのとき、前述の電流変換やその後の電圧変換を行
う回路の主要部としての能動素子がＭＩＳトランジスタ
からなるため、電流変換回路、電流加算回路、電流電圧
変換回路の全てをＣＭＯＳの製造プロセスで形成するこ
とが可能で、大きな工程数増大を招くこともない。
【００２３】
【発明の実施の形態】以下、図面を参照して本発明の実
施の形態を詳細に説明する。図１は、本発明の基準電圧
発生回路の基本構成を示している。図１において、１１
はＰＮ接合の順方向電圧をその電圧に比例した第１の電
流量に変換する第１の電流変換回路、１２は電流密度を
変えたＰＮ接合の順方向電圧の差をその電圧に比例した
第２の電流量に変換する第２の電流変換回路、１３は前
記第１の電流変換回路１１により得られた第１の電流量
と前記第２の電流変換回路１２により得られた第２の電
流量とを加えて第３の電流量を得る電流加算回路、１４
は前記第３の電流量を電圧に変換する電流電圧変換回路
である。ここで、前記ＰＮ接合以外の能動素子としてＭ
ＯＳトランジスタが用いられて構成されている。 次
に、図１の基準電圧発生回路の第１の実施の形態を説明
する。
【００２４】＜実施例１＞（図２〜図４） 図２は、図１の基準電圧発生回路の第１の実施の形態に
係る一例を示す。図２において、図１中の第２の電流変
換回路１２に対応する部分は、電源電位ＶDDが与えられ
る電源ノード（ＶDDノード）と接地電位ＶSSが与えられ
る接地ノード（ＶSSノード）との間に直列に接続された
第１のＰＭＯＳトランジスタＰ1および第１のＰＮ接合
（ダイオード）Ｄ１と、ＶDDノードとＶSSノードとの間
に直列に接続され、前記第１のＰＭＯＳトランジスタＰ
1 とソース同士・ゲート同士が接続された第２のＰＭＯ
ＳトランジスタＰ2 、第１の抵抗素子Ｒ1 および複数個
並列接続された第２のＰＮ接合（ダイオード）Ｄ２と、
ＶDDノードにソースが接続され、前記第２のＰＭＯＳト
ランジスタＰ2 とゲート同士が接続された第３のＰＭＯ
ＳトランジスタＰ3 と、前記第１のＰＮ接合Ｄ１の特性
に依存する第１の電圧ＶA および前記第１の抵抗素子Ｒ
1 と第２のＰＮ接合Ｄ２の特性に依存する第２の電圧Ｖ
B が差動増幅回路ＤＡ1 に入力し、この差動増幅回路Ｄ
Ａ1 の出力を前記第１のＰＭＯＳトランジスタＰ1 のゲ
ートおよび第２のＰＭＯＳトランジスタＰ2 のゲートに
印加し、前記第１の電圧ＶA および第２の電圧ＶB が等
しくなるように制御するフィードバック制御回路であ
る。
【００２５】図１中の第１の電流変換回路１１に対応す
る部分は、ＶDDノードにソースが接続され、前記第１の
電圧ＶA （またはそれと等しい電圧）がゲートに印加さ
れる第４のＰＭＯＳトランジスタＰ4 である。本例で
は、第４のＰＭＯＳトランジスタＰ4 のゲートに第１の
電圧ＶA と等しい電圧を印加する回路を用いており、そ
の一例として、ＶDDノードとＶSSノードとの間に直列に
接続され、前記第４のＰＭＯＳトランジスタＰ4 とソー
ス同士・ゲート同士が接続された第５のＰＭＯＳトラン
ジスタＰ5 および第２の抵抗素子Ｒ3 と、前記第１の電
圧ＶA と前記第２の抵抗素子Ｒ3 の一端ノードの電圧Ｖ
C が差動増幅回路ＤＡ2 に入力し、この差動増幅回路Ｄ
Ａ2 の出力を前記第５のＰＭＯＳトランジスタＰ5 のゲ
ートに印加し、前記第２の抵抗素子Ｒ3 の端子電圧ＶC
が前記第１の電圧ＶA と等しくなるようにフィードバッ
ク制御する制御回路を用いている。
【００２６】図１中の電流加算回路１３に対応する部分
は、前記第３のＰＭＯＳトランジスタＰ3 のドレインと
前記第４のＰＭＯＳトランジスタＰ4 のドレインとを接
続した部分である。
【００２７】図１中の電流電圧変換回路１４に対応する
部分は、前記第３のＰＭＯＳトランジスタＰ3 と前記第
４のＰＭＯＳトランジスタＰ4 のドレイン共通接続ノー
ドとＶSSノードとの間に接続されている電流電圧変換用
の抵抗素子Ｒ2 であり、この抵抗素子Ｒ2 の一端ノード
に出力電圧（基準電圧）Ｖref が得られる。
【００２８】なお、以下の説明では、ＰＭＯＳトランジ
スタＰ1 〜Ｐ5 のサイズは等しいものとする。また、前
記第１の電圧ＶA として前記第１のＰＭＯＳトランジス
タＰ1 のドレイン電圧が取り出され、前記第２の電圧Ｖ
B として前記第２のＰＭＯＳトランジスタＰ2 のドレイ
ン電圧が取り出されている。
【００２９】図２の基準電圧発生回路において、ＶF1、
ＶF2はダイオードＤ1 、Ｄ2 の順方向電圧、Ｉ1 、Ｉ2
、Ｉ3 、Ｉ4 、Ｉ5 はＰＭＯＳトランジスタＰ1 〜Ｐ5
のドレイン電流、ΔＶF はＲ1 の両端間の電圧であ
る。
【００３０】差動増幅回路ＤＡ1 により ＶA ＝ＶB …(17) となるようフィードバック制御される。また、ＰＭＯＳ
トランジスタＰ1 、Ｐ2のゲートが共通であるので、 Ｉ1 ＝Ｉ2 …(18) となる。また、 ＶA ＝ＶF1 ＶB ＝ＶF2＋ΔＶF1 ΔＶF ＝ΔＶF1−ΔＶF2 …(19) で、 Ｉ1 ＝Ｉ2 ＝ΔＶF ／Ｒ1 …(20) となる。
【００３１】一方、差動増幅回路ＤＡ2 により ＶC ＝ＶA …(21) となるようにフィードバック制御される。よって、 Ｉ5 ＝ＶC ／Ｒ3 ＝ＶA ／Ｒ3 ＝ΔＶF1／Ｒ3 …(22) となる。
【００３２】ＰＭＯＳトランジスタＰ1 〜Ｐ3 はカレン
トミラー回路を形成しているので、 Ｉ3 ＝Ｉ2 …(23) Ｉ4 ＝Ｉ5 …(24) となる。よって、 Ｖref ＝Ｒ2 （Ｉ4 ＋Ｉ3 ） ＝Ｒ2 ｛（ＶF1／Ｒ3 ）＋（ΔＶF ／Ｒ1 ）｝ ＝（Ｒ2 ／Ｒ3 ）｛ＶF1＋（Ｒ3 ／Ｒ1 ）ΔＶF ｝ …(25) ここで、Ｒ3 とＲ1 の比をＶref の温度依存性が無いよ
うに設定する。また、Ｖref のレベルはＲ2 とＲ3 の比
によりほぼ電源電圧ＶDD内で自由に設定できる。
【００３３】一例として、Ｎ＝１０個、Ｒ1 ＝６０ｋ
Ω、Ｒ2 ＝３００ｋΩ、Ｒ3 ＝６００ｋΩの場合、ΔＶ
F はダイオードの電流比１：１０のダイオードＤ1 およ
びＤ2の電圧の差となる。よって、 Ｖref ＝（ＶF1＋１０・ΔＶF ）／２＝０．６２５Ｖ …(26) この出力電圧Ｖref は、図２２を参照して前述した従来
例２のＢＧＲ回路の出力電圧Ｖref （式(16)）を２で割
ったものになる。式(16)で表わされる出力電圧Ｖref は
温度依存性が殆んどないので、式(26)で表わされる出力
電圧Ｖref も温度依存性が殆んどない。
【００３４】そして、電流電圧変換用の抵抗素子Ｒ2 の
抵抗値を調整すれば、電源電圧ＶDD内のほぼ任意の出力
電圧を発生することができる。特に上記例で示したよう
に、Ｒ2 をＲ3 の半分の値にすると、出力電圧がＶA 、
ＶB 、ＶC に近い値となり、ＰＭＯＳトランジスタＰ1
〜Ｐ3 を用いたカレントミラー回路とＰＭＯＳトランジ
スタＰ4 、Ｐ5 を用いたカレントミラー回路は、それぞ
れトランジスタのドレイン電圧がほぼ同じ位になるの
で、特性の良いところで使用できる。
【００３５】上記例では、説明を分かり易くするため、
ＰＭＯＳトランジスタＰ1 〜Ｐ5 のサイズを同じとした
が、これらのサイズは同じである必要はなく、これらの
サイズ比を考慮して各抵抗の値を設定すればよい。
【００３６】図３は、図２中の差動増幅回路ＤＡ1 、Ｄ
Ａ2 の例１として、ＮＭＯＳ差動増幅回路とＰＭＯＳカ
レントミラー負荷回路を有するＣＭＯＳ差動増幅回路を
示す。この差動増幅回路は、入力電圧をＮＭＯＳトラン
ジスタで受けて増幅するものである。
【００３７】図３に示す差動増幅回路は、各ソースが共
通接続された差動増幅対をなす２個のＮＭＯＳトランジ
スタＮ1 、Ｎ2 と、前記差動増幅対をなすＮＭＯＳトラ
ンジスタのソース共通接続ノードと接地ノードとの間に
接続され、ゲートにバイアス電圧ＶR1が印加される定電
流源用ＮＭＯＳトランジスタＮ3 と、前記差動増幅対を
なすＮＭＯＳトランジスタのドレインとＶDDノードとの
間に負荷として接続され、カレントミラー接続された２
個のＰＭＯＳトランジスタＰ6 、Ｐ7 とを具備する。
【００３８】即ち、ＶDDノードにソースが接続され、ゲ
ート・ドレイン相互が接続された第６のＰＭＯＳトラン
ジスタＰ6 と、ＶDDノードにソースが接続され、前記第
６のＰＭＯＳトランジスタＰ6 とソース同士・ゲート同
士が接続された第７のＰＭＯＳトランジスタＰ7 と、前
記第６のＰＭＯＳトランジスタＰ6 のドレインにドレイ
ンが接続され、ゲートに前記電圧ＶB が印加される第１
のＮＭＯＳトランジスタＮ1 と、前記第７のＰＭＯＳト
ランジスタＰ7 のドレインにドレインが接続され、ゲー
トに前記電圧ＶA が印加される第２のＮＭＯＳトランジ
スタＮ2 と、前記第１のＮＭＯＳトランジスタＮ1 およ
び第２のＮＭＯＳトランジスタＮ2 のソース共通接続ノ
ードと接地ノードとの間に接続され、ゲートにバイアス
電圧ＶRが印加される定電流源用の第３のＮＭＯＳトラ
ンジスタＮ3 とを具備する。
【００３９】図３に示す差動増幅回路を使用した場合、
この回路が動作するにはＮＭＯＳトランジスタの閾値Ｖ
TNが入力電圧ＶINより低いことが必要である。ここで、
回路全体の電源電圧ＶDDの下限ＶDDMIN を考えてみる。
【００４０】差動増幅回路の各トランジスタが五極管動
作するとして、閾値近辺で動作するものとし、＋入力
端、−入力端に同じ入力電圧ＶINが印加されるとする。
バイアス電圧ＶR1がゲートに印加されているトランジス
タは定電流源として働き、差動増幅回路の電流を絞ると
共に入力電圧ＶINが入っているトランジスタＮ1 、Ｎ2
を五極管動作させ増幅度を上げる働きをする。このた
め、差動対をなすＮＭＯＳトランジスタＮ1 、Ｎ2 のソ
ース共通接続ノードの電位ＶS はＶIN−ＶTNまで持ち上
がり、ＮＭＯＳトランジスタＮ1 のドレイン電位である
Ｖ1 とＮＭＯＳトランジスタＮ2 のドレイン電位（出力
電圧）ＶOUT はＶS までしか下がることができない。
【００４１】従って、ＰＭＯＳトランジスタの閾値をＶ
TP（ＶTPは負の値）とすると、電源電圧ＶDDがＶS ＋ |
ＶTP| 以上ないと、ＰＭＯＳトランジスタはオンするこ
とができないので、この差動増幅回路は動かない。
【００４２】また、差動増幅回路の出力電圧VOUTがゲー
トに入っているＰＭＯＳトランジスタも同様にオンしな
くなり、基準電圧発生回路は動作しなくなる。また、差
動増幅回路が動いたとしても、電源電圧ＶDDがダイオー
ド電圧ＶF1以下では回路全体（基準電圧発生回路）は動
作しない。
【００４３】ＶINにＶF1を代入してＶDDMIN を求める
と、動作条件は、ＶTN＜ＶF1であり、 ＶTN＜ＶTPの場合、ＶDDMIN ＝ＶF1−ＶTN＋ |ＶTP| ＶTN≧ＶTPの場合、ＶDDMIN ＝ＶF1 となる。
【００４４】即ち、図３に示す差動増幅回路を使用した
図２の基準電圧発生回路は、ダイオードの順方向電圧お
よび電流密度を変えた複数個のダイオードの順方向電圧
ＶFの差の電圧をそれぞれその電圧に比例した電流に換
算し、その２つの電流を加え、それを電圧に変換するこ
とにより、基準電圧Ｖref を出力する。
【００４５】この場合、トランジスタの閾値などの調整
により電源電圧の下限ＶDDMIN をダイオードのＶF （約
０．８Ｖ）位まで近づけることが可能になる。従って、
低電圧動作を必要とする半導体装置に使用することが可
能になる。このことは、従来のＢＧＲ回路では、トラン
ジスタの閾値などを変えても電源電圧の下限ＶDDMINを
約１．２５Ｖ以下にできなかったことと比べて極めて有
効である。
【００４６】図４は、図２中の差動増幅回路ＤＡ1 、Ｄ
Ａ2 の例２を示す。この差動増幅回路は、ＰＭＯＳ差動
増幅回路とＮＭＯＳカレントミラー負荷回路を有するＣ
ＭＯＳ差動増幅回路およびその出力を反転増幅するＣＭ
ＯＳインバータからなり、入力電圧をＰＭＯＳトランジ
スタで受けて二段増幅するものである。
【００４７】図４に示す差動増幅回路は、各ソースが共
通接続された差動増幅対をなす２個のＰＭＯＳトランジ
スタＰ41、Ｐ42と、前記差動増幅対をなすＰＭＯＳトラ
ンジスタＰ41、Ｐ42のソース共通接続ノードと電源ノー
ドとの間に接続され、ゲートにバイアス電圧ＶR2が印加
される定電流源用ＰＭＯＳトランジスタＰ40と、前記差
動増幅対をなすＰＭＯＳトランジスタＰ41、Ｐ42のドレ
インと接地ノードとの間に負荷として接続され、カレン
トミラー接続された２個のＮＭＯＳトランジスタＮ41、
Ｎ42とを具備する。
【００４８】即ち、ＶDDノードにソースが接続され、ゲ
ートにバイアス電圧ＶR2が印加される定電流源用のＰＭ
ＯＳトランジスタＰ40と、前記ＰＭＯＳトランジスタＰ
40のドレインにソースが接続され、ゲートに前記電圧Ｖ
A が印加されるＰＭＯＳトランジスタＰ41と、前記ＰＭ
ＯＳトランジスタＰ40のドレインにソースが接続され、
ゲートに前記電圧ＶB が印加されるＰＭＯＳトランジス
タＰ42と、前記ＰＭＯＳトランジスタＰ42のドレインに
ドレイン・ゲートが接続され、ソースがＶSSノードに接
続されたＮＭＯＳトランジスタＮ41と、前記ＰＭＯＳト
ランジスタＰ41のドレインにドレインが接続され、前記
ＮＭＯＳトランジスタＮ41とゲート同士・ソース同士が
接続されたＮＭＯＳトランジスタＮ42と、ＶDDノードに
ソースが接続され、前記ＰＭＯＳトランジスタＰ40とゲ
ート同士が接続されたＰＭＯＳトランジスタＰ43と、前
記ＰＭＯＳトランジスタＰ43のドレインにドレインが接
続され、ゲートに前記ＮＭＯＳトランジスタＮ42のドレ
インが接続されたＮＭＯＳトランジスタＮ43とを具備す
る。
【００４９】図４に示す差動増幅回路を使用した場合の
電源電圧の下限ＶDDMIN について考察する。この差動増
幅回路の＋入力端、−入力端には同じ入力電圧ＶINが印
加されるものとする。
【００５０】バイアス電圧ＶR2がゲートに入っているト
ランジスタＰ40は定電流源として働き、差動増幅回路の
電流を絞ると共に入力電圧ＶINが入っているトランジス
タＰ41、Ｐ42を五極管動作させ、その増幅度を上げる働
きをする。
【００５１】このため、ＰＭＯＳトランジスタＰ41のド
レイン電位ＶD はＶIN＋ |ＶTP| まで下がる。ＶINがゲ
ートに入っているＰＭＯＳトランジスタＰ41、Ｐ42は電
源電圧ＶDDがＶIN＋ |ＶTP| 以上ないとオンできない。
【００５２】また、ＰＭＯＳトランジスタＰ41、Ｐ42の
ソース共通接続ノードの電位をＶD、ＮＭＯＳトランジ
スタＮ41のドレイン電位をＶ1 で表わすと、Ｖ1 ＜ＶD
かつ Ｖ1 ＜ＶTNでないと、ＮＭＯＳトランジスタＮ
41、Ｎ42がオンしない。
【００５３】従って、動作条件は、 ＶF1＋ |ＶTP| ＞ＶTN ＶDDMIN ＝ＶF1＋ |ＶTP| となる。
【００５４】次に、本発明の基準電圧発生回路の第２の
実施の形態を説明する。 ＜実施例２＞（図５） 図５は、図１の基準電圧発生回路の第２の実施の形態に
係る一例を示す。
【００５５】図５において、図１中の第２の電流変換回
路１２に対応する部分は、ＶDDノードとＶSSノードとの
間に直列に接続された第１のＰＭＯＳトランジスタＰ1
および第１のＰＮ接合Ｄ1 と、ＶDDノードとＶSSノード
との間に直列に接続され、前記第１のＰＭＯＳトランジ
スタＰ1 とソース同士・ゲート同士が接続された第２の
ＰＭＯＳトランジスタＰ2 、第１の抵抗素子Ｒ1 および
複数（Ｎ）個並列接続された第２のＰＮ接合Ｄ2 と、前
記第１のＰＮ接合Ｄ1 の特性に依存する第１の電圧ＶA
および第２のＰＮ接合Ｄ2 の特性に依存する第２の電圧
ＶB が差動増幅回路ＤＡ１に入力し、この差動増幅回路
ＤＡ１の出力を前記第１のＰＭＯＳトランジスタＰ1 の
ゲートおよび第２のＰＭＯＳトランジスタＰ2 のゲート
に印加し、前記第１の電圧ＶA および第２の電圧ＶB が
等しくなるように制御するフィードバック制御回路であ
る。
【００５６】図１中の第１の電流変換回路１１に対応す
る部分は、前記第１のＰＮ接合Ｄ1および前記第１の抵
抗素子Ｒ1 と第２のＰＮ接合Ｄ2 との直列回路にそれぞ
れ対応して並列に接続された第２の抵抗素子Ｒ4 、Ｒ2
である。
【００５７】図１中の電流加算回路１３に対応する部分
は、前記第１の抵抗素子Ｒ1 に第２の抵抗素子Ｒ2 を接
続した部分である。図１中の電流電圧変換回路１４に対
応する部分は、ＶDDノードにソースが接続され、前記第
２のＰＭＯＳトランジスタＰ2 とゲート同士が接続され
た第３のＰＭＯＳトランジスタＰ3 と、この第３のＰＭ
ＯＳトランジスタＰ3 のドレインとＶSSノードとの間に
接続された電流電圧変換用の抵抗素子Ｒ3 である。
【００５８】なお、以下の説明では、ＰＭＯＳトランジ
スタＰ1 〜Ｐ3 のサイズは等しいものとする。また、第
１の電圧ＶA は、前記第１のＰＭＯＳトランジスタＰ1
のドレイン電圧が取り出され、第２の電圧ＶB は、前記
第２のＰＭＯＳトランジスタＰ2 のドレイン電圧が取り
出されている。
【００５９】ＶA とＶB はともに差動増幅回路ＤＡ1 に
入力され、差動増幅回路ＤＡ1 の出力はＰＭＯＳトラン
ジスタＰ1 〜Ｐ3 のゲートに与えられ、 ＶA ＝ＶB となるようフィードバック制御される。ＰＭＯＳトラン
ジスタＰ1 〜Ｐ3 はゲートが共通であるので、 Ｉ1 ＝Ｉ2 ＝Ｉ3 となる。
【００６０】ここで、 Ｒ2 ＝Ｒ4 とすると、 I1A ＝Ｉ2A I1B ＝Ｉ2B ＶA ＝ＶF1 ＶB ＝ＶF2＋ΔＶF1 ΔＶF ＝ΔＶF1−ΔＶF2 となる。Ｒ1 の両端間の電圧はΔＶF であり、 Ｉ2A＝ΔＶF1／Ｒ1 Ｉ2B＝ＶF1／Ｒ2 となる。よって、 Ｉ2 ＝Ｉ2B＋Ｉ2A＝ＶF1／Ｒ2 ＋ΔＶF ／Ｒ1 であり、 Ｖref ＝Ｒ3 ・Ｉ3 ＝Ｒ3 ・Ｉ2 ＝Ｒ3 ｛（ＶF1／Ｒ2 ）＋（ΔＶF1／Ｒ1 ）｝ ＝（Ｒ3 ／Ｒ2 ）｛ＶF1＋（Ｒ2 ／Ｒ1 ）ΔＶF ｝ となる。
【００６１】図５の基準電圧発生回路においても、Ｖre
f の温度依存性が無いようにＲ2 とＲ1 の抵抗比を設定
することが可能であり、Ｒ2 とＲ3 の抵抗比を設定する
ことによってＶref のレベルをほぼ電源電圧内で自由に
設定できる。
【００６２】上記実施例２の回路は、前記実施例１の回
路に比べて、抵抗素子の使用数は増加するが、フィード
バックループが１つで済む利点がある。 ＜実施例３＞（図６） 図６は、図５の基準電圧発生回路を変形した例１を示し
ている。
【００６３】図６に示す基準電圧発生回路は、図５の基
準電圧発生回路と比べて、前記第１の電圧ＶA に代え
て、前記第１のＰＮ接合Ｄ1 に並列に接続された第２の
抵抗素子Ｒ4 の中間ノードの電圧ＶA'が取り出され、前
記第２の電圧ＶB に代えて、前記第１の抵抗素子Ｒ1 と
第２のＰＮ接合Ｄ2 との直列回路に並列に接続された第
２の抵抗素子Ｒ2 の中間ノードの電圧ＶB'が取り出され
る点が異なり、その他は同じであるので図５中と同一符
号を付している。
【００６４】この基準電圧発生回路の動作原理は、図５
の基準電圧発生回路の動作原理と同じであるが、差動増
幅回路ＤＡ１の入力ＶA'、ＶB'は、ＶA 、ＶB を抵抗分
割したものである。ＶA'＝ＶB ' のときＶA ＝ＶB とな
る。この場合、差動増幅回路ＤＡ１の入力電圧ＶINをＶ
F1より下げることができるので、もし、回路全体の電源
電圧の下限ＶDDMIN が差動増幅回路ＤＡ１で決まってい
るとすれば、入力電圧ＶINを下げた分だけＶDDMIN を下
げることができる。しかし、ＶA'、ＶB'を余り下げ過ぎ
ると、ＶA 、ＶB に比べてＶA'、ＶB'の振幅が著しく減
少するため、誤差が増える。
【００６５】＜実施例４＞（図７） 図７は、図５の基準電圧発生回路を変形した例２を示し
ている。図７に示す基準電圧発生回路は、図５の基準電
圧発生回路と比べて、前記第１のＰＭＯＳトランジスタ
Ｐ1 のドレインと前記第１のＰＮ接合Ｄ1 との間および
前記第２のＰＭＯＳトランジスタＰ2 のドレインと前記
第１の抵抗素子Ｒ1 との間にそれぞれ対応して挿入接続
された第３の抵抗素子Ｒ5 をさらに有し、前記第１の電
圧ＶA に代えて前記第１のＰＭＯＳトランジスタＰ1 の
ドレイン電圧ＶA'、前記第２の電圧ＶB に代えて前記第
２のＰＭＯＳトランジスタＰ2 のドレイン電圧ＶB'が取
り出される点が異なり、その他は同じであるので図５中
と同一符号を付している。
【００６６】この基準電圧発生回路の動作原理は実施例
２と同じであるが、差動増幅回路ＤＡ1 の入力ＶA'、Ｖ
B'は、ＶA 、ＶB より高くなる。また、ＶA'＝ＶB'の
時、ＶA ＝ＶB となる。この場合、差動増幅回路ＤＡ1
の入力電圧をＶF1より上げることができるので、もし、
ＶTN＞ＶF1の時でも図３に示した差動増幅回路を使用す
ることができ、これによりＶDDMIN を下げることができ
る。
【００６７】＜実施例５〜実施例９＞（図８〜図１２） 図８〜図１２は、図５の基準電圧発生回路における差動
増幅回路の定電流源トランジスタのゲートバイアス電圧
ＶR1あるいはＶR2として、基準電圧発生回路内の電圧を
用いる複数の具体例を示している。
【００６８】図８に示す基準電圧発生回路（実施例５）
は、図５の基準電圧発生回路における差動増幅回路ＤＡ
1 として図３を参照して前述した差動増幅回路が用いら
れている場合に適用されるものであり、図５の基準電圧
発生回路と比べて、バイアス電圧ＶR1として前記第１の
電圧ＶA が印加される点が異なり、その他は同じである
ので図５中と同一符号を付している。
【００６９】図９に示す基準電圧発生回路（実施例６）
は、図５の基準電圧発生回路における差動増幅回路ＤＡ
1 として図３を参照して前述した差動増幅回路が用いら
れている場合に適用されるものであり、図５の基準電圧
発生回路と比べて、バイアス電圧ＶR1として電流電圧変
換回路の出力電圧Ｖref が印加される点が異なり、その
他は同じであるので図５中と同一符号を付している。
【００７０】図１０に示す基準電圧発生回路（実施例
７）は、図５の基準電圧発生回路における差動増幅回路
ＤＡ1 として図３を参照して前述した差動増幅回路が用
いられている場合に適用されるものであり、図５の基準
電圧発生回路と比べて、バイアス電圧ＶR1を生成するた
めのバイアス回路が付加されているが異なり、その他は
同じであるので図５中と同一符号を付している。
【００７１】上記バイアス回路は、ＶDDノードにソース
が接続され、ゲートに前記差動増幅回路ＤＡ１の出力電
圧が印加されるＰＭＯＳトランジスタＰ10と、前記ＰＭ
ＯＳトランジスタＰ10のドレインとＶSSノードとの間に
接続され、ドレイン・ゲート相互が接続されたＮＭＯＳ
トランジスタＮ10とを具備し、前記ＰＭＯＳトランジス
タＰ10のドレイン電圧が前記バイアス電圧ＶR1となる。
【００７２】図１１に示す基準電圧発生回路（実施例
８）は、図５の基準電圧発生回路における差動増幅回路
ＤＡ1 として図４を参照して前述した差動増幅回路が用
いられている場合に適用されるものであり、図５の基準
電圧発生回路と比べて、バイアス電圧ＶR2として前記差
動増幅回路ＤＡ1 の出力電圧が印加される点が異なり、
その他は同じであるので図５中と同一符号を付してい
る。
【００７３】図１２に示す基準電圧発生回路（実施例
９）は、図５の基準電圧発生回路における差動増幅回路
ＤＡ1 として図４を参照して前述した差動増幅回路が用
いられている場合に適用されるものであり、図５の基準
電圧発生回路と比べて、バイアス電圧ＶR2を生成するた
めのバイアス回路が付加されているが異なり、その他は
同じであるので図５中と同一符号を付している。
【００７４】上記バイアス回路は、ＶDDノードにソース
が接続され、ゲート・ドレイン相互が接続されたＰＭＯ
ＳトランジスタＰ12と、前記ＰＭＯＳトランジスタＰ12
のドレインとＶSSノードとの間に接続され、ゲートに前
記第１の電圧ＶA が印加されるＮＭＯＳトランジスタＮ
12とを具備し、前記ＰＭＯＳトランジスタＰ12のドレイ
ン電圧が前記バイアス電圧ＶR2となる。
【００７５】上記した図８〜図１２に示したように、基
準電圧発生回路内の電圧を差動増幅回路ＤＡ1 のバイア
ス電圧として用いる基準電圧発生回路によれば、電源電
圧ＶDDによらず、一定の消費電流となる。
【００７６】次に、本発明の基準電圧発生回路の第３の
実施の形態を説明する。 ＜実施例６＞（図１３〜図１５） 第３の実施の形態に係る基準電圧発生回路は、図２を参
照して前述した第１の実施の形態に係る基準電圧発生回
路と比べて、図１３に示すように、電流電圧変換用の抵
抗素子Ｒ2aおよび第２の抵抗素子Ｒ3aが、Ｖref 、ＶC
に関して、複数の電圧レベルを生成可能な構造を有する
ことを特徴とするものであり、図２中と同一部分には同
一符号を付している。
【００７７】図１３の基準電圧発生回路は、抵抗値、抵
抗比を可変とすることにより、温度特性または出力電圧
を可変、調整し、あるいは、複数のレベルを選択的に取
り出すことが可能になる。
【００７８】図１４は、図１３中の複数の電圧レベルを
生成可能な電流電圧変換用の抵抗素子Ｒ2aまたは第２の
抵抗素子Ｒ3aの丸枠で囲んだ部分の構造の一例を示して
いる。即ち、直列接続された複数個の抵抗素子Ｒ141 〜
Ｒ14n の一端ノードまたは少なくとも１つの分圧ノード
と基準電圧Ｖref の出力端との間を選択的に接続するた
めのスイッチ素子が設けられている。この場合、上記ス
イッチ素子として、ＰＭＯＳトランジスタとＮＭＯＳト
ランジスタが並列接続されて相補信号により駆動される
ＣＭＯＳトランスファゲートＴＧ1 〜ＴＧn が用いられ
ている。
【００７９】さらに、第２の抵抗素子Ｒ3aについては、
トリミング可能とすることで、可変の抵抗値を得ること
もできる。図１５は、このトリミング可能な第２の抵抗
素子Ｒ3aの構造の一例を示している。即ち、直列接続さ
れた複数個の抵抗素子Ｒ151〜Ｒ15n のそれぞれに並列
に例えばレーザ光照射により溶断可能なポリシリコンフ
ューズＦ1 〜Ｆn が形成されている。
【００８０】次に、本発明の基準電圧発生回路の第４の
実施の形態を説明する。 ＜実施例１１＞（図１６） 図１６は、第４の実施の形態に係る基準電圧発生回路の
一例を示す。
【００８１】図１６に示す基準電圧発生回路は、図５〜
図１２を参照して前述した実施例２〜実施例９の基準電
圧発生回路と比べて、電流電圧変換用の抵抗素子とし
て、直列接続された複数個の抵抗素子Ｒ141 〜Ｒ14n を
用い、各抵抗素子間のノードと基準電圧Ｖref の出力端
との間にスイッチ素子ＴＧ1 〜ＴＧn が接続されている
点が異なり、図５中と同一部分には同一符号を付してい
る。即ち、図１６に示す基準電圧発生回路では、直列接
続された複数個の抵抗素子Ｒ141 〜Ｒ14n の一端ノード
または少なくとも１つの分圧ノードから選択的に電流電
圧変換出力電圧を取り出すためにスイッチ素子が接続さ
れている。ここでのスイッチ素子とは、例えば前述した
第３の実施の形態の場合と同様のＣＭＯＳトランスファ
ゲートで形成すればよい。
【００８２】＜実施例１２＞（図１７） 次に、本発明の基準電圧発生回路の第５の実施の形態を
説明する。第５の実施の形態に係る基準電圧発生回路
は、図５〜図１２を参照して前述した第２の実施の形態
に係る基準電圧発生回路と比べて、図１７に示すよう
に、電流電圧変換回路が複数組（例えば３組）設けられ
ており、各組の電流電圧変換回路の負荷が分離されてい
ることを特徴とするものであり、図５中と同一部分には
同一符号を付している。
【００８３】この構成によれば、各組の電流電圧変換回
路の負荷の外乱ノイズが分離される利点があり、各組の
電流電圧変換回路の負荷駆動力が例えば互いに異なるよ
うに、任意に設定することが可能になる。
【００８４】次に、本発明の基準電圧発生回路の第６の
実施の形態を説明する。 ＜実施例１３＞（図１８） 第６の実施の形態に係る基準電圧発生回路は、図５〜図
１２を参照して前述した第２の実施の形態に係る基準電
圧発生回路と比べて、フィードバック制御回路（差動増
幅回路ＤＡ１）の発振を防止するために、図１８に示す
ように、第１の電圧ＶA の取り出しノードと接地ノード
との間、前記差動増幅回路ＤＡ1 の出力ノードとＶDDノ
ードとの間にそれぞれ対応してキャパシタＣ1 、Ｃ2 が
必要に応じて接続されていることを特徴とするものであ
り、図５中と同一部分には同一符号を付している。な
お、いうまでもなく、第１の実施の形態に係る基準電圧
発生回路に対しても同様のキャパシタを設けることがで
きる。
【００８５】次に、本発明の基準電圧発生回路の第７の
実施の形態を説明する。 ＜実施例１４＞（図１９） 第７の実施の形態に係る基準電圧発生回路は、図５〜図
１２を参照して前述した第２の実施の形態に係る基準電
圧発生回路と比べて、図１９に示すように、前記差動増
幅回路ＤＡ1 の出力ノードと接地ノードとの間に、前記
出力ノードを電源投入時に一時的に接地電位にリセット
するためのスタートアップ用のＮＭＯＳトランジスタＮ
19が接続されており、そのゲートに電源投入時に生成さ
れるパワーオンリセット信号ＰＯＮが印加されることを
特徴とするものであり、図５中と同一部分には同一符号
を付している。
【００８６】上記スタートアップ用のＮＭＯＳトランジ
スタＮ19を接続する理由は、ＶA ,VB が０Ｖの時もフィ
ードバック系の安定点となるので、このような０Ｖの安
定点を避けるためである。なお、いうまでもなく、第１
の実施の形態に係る基準電圧発生回路に対しても同様の
ＮＭＯＳトランジスタを設けることができる。
【００８７】さらに、上記各実施例は基準電圧発生回路
を示したが、電流電圧変換回路を除いた構成に着目すれ
ば、本発明は基準電流発生回路を実現することが可能で
ある。
【００８８】即ち、例えば図２中の電流電圧変換用抵抗
Ｒ2 を省略した基準電流発生回路、図５中の電流電圧変
換用抵抗Ｒ3 を省略した基準電流発生回路によれば、Ｐ
ＭＯＳトランジスタＰ3 のドレインから電流出力が得ら
れる。
【００８９】また、例えば図２０に示すように、図５中
の電流電圧変換用抵抗Ｒ3 を省略した基準電流発生回路
において、ＰＭＯＳトランジスタＰ3 のドレインからカ
レントミラー回路ＣＭを介して基準電流Ｉref を得るよ
うにしてもよい。このカレントミラー回路ＣＭは、前記
ＰＭＯＳトランジスタＰ3 のドレインとＶSSノードとの
間にドレイン・ソース間が接続され、ドレイン・ゲート
相互が接続されたＮＭＯＳトランジスタＮ20と、前記Ｎ
ＭＯＳトランジスタにカレントミラー接続されたＮＭＯ
ＳトランジスタＮ21とからなる。こうした基準電流発生
回路においては、上述したようにＰＭＯＳトランジスタ
Ｐ3 のドレインから直接、電流出力を得る場合とは逆方
向の基準電流Ｉref を得ることができる。
【００９０】
【発明の効果】上述したように本発明の基準電圧発生回
路によれば、温度依存性、電源電圧依存性が少ない出力
電圧を電源電圧内の任意の値に設定でき、トランジスタ
の閾値などの調整により、電源電圧の下限ＶDDMIN をダ
イオードの順方向電圧ＶF に近づけることができる。ま
た、本発明の基準電流発生回路によれば、温度依存性、
電源電圧依存性が少ない基準電流を発生することができ
る。
【図面の簡単な説明】
【図１】本発明の基準電圧発生回路の基本構成を示すブ
ロック図。
【図２】図１の基準電圧発生回路の第１の実施の形態に
係る実施例１を示す回路図。
【図３】図２中の差動増幅回路の一例を示す回路図。
【図４】図２中の差動増幅回路の他の例を示す回路図。
【図５】図１の基準電圧発生回路の第２の実施の形態に
係る実施例を示す回路図。
【図６】図５の基準電圧発生回路を変形した例１を示す
回路図。
【図７】図５の基準電圧発生回路を変形した例２を示す
回路図。
【図８】図５の基準電圧発生回路における差動増幅回路
の定電流源トランジスタのゲートバイアス電圧として基
準電圧発生回路内の電圧を用いる具体例１を示す回路
図。
【図９】図５の基準電圧発生回路における差動増幅回路
の定電流源トランジスタのゲートバイアス電圧として基
準電圧発生回路内の電圧を用いる具体例２を示す回路
図。
【図１０】図５の基準電圧発生回路における差動増幅回
路の定電流源トランジスタのゲートバイアス電圧として
基準電圧発生回路内の電圧を用いる具体例３を示す回路
図。
【図１１】図５の基準電圧発生回路における差動増幅回
路の定電流源トランジスタのゲートバイアス電圧として
基準電圧発生回路内の電圧を用いる具体例４を示す回路
図。
【図１２】図５の基準電圧発生回路における差動増幅回
路の定電流源トランジスタのゲートバイアス電圧として
基準電圧発生回路内の電圧を用いる具体例５を示す回路
図。
【図１３】図１の基準電圧発生回路の第３の実施の形態
を示す回路図。
【図１４】図１３中の複数の電圧レベルを生成可能な抵
抗素子の構造の一例を示す回路図。
【図１５】トリミング可能な第２の抵抗素子の構造の一
例を示す回路図。
【図１６】図１の基準電圧発生回路の第４の実施の形態
に係る基準電圧発生回路の一例を示す回路図。
【図１７】図１の基準電圧発生回路の第５の実施の形態
に係る基準電圧発生回路の一例を示す回路図。
【図１８】図１の基準電圧発生回路の第６の実施の形態
に係る基準電圧発生回路の一例を示す回路図。
【図１９】図１の基準電圧発生回路の第７の実施の形態
に係る基準電圧発生回路の一例を示す回路図。
【図２０】本発明の基準電流発生回路の一例を示す回路
図。
【図２１】従来のバイポーラトランジスタを用いたバン
ドギャップレファレンス回路の一例を示す回路図。
【図２２】従来のＣＭＯＳトランジスタを用いたバンド
ギャップレファレンス回路の一例を示す回路図。
【符号の説明】
１１…第１の電流変換回路、 １２…第２の電流変換回路、 １３…電流加算回路、 １４…電流電圧変換回路。

Claims (24)

    【特許請求の範囲】
  1. 【請求項１】 ＰＮ接合の順方向電圧をその電圧に比例
    した第１の電流量に変換する第１の電流変換回路と、 電流密度を変えたＰＮ接合の順方向電圧の差をその電圧
    に比例した第２の電流量に変換する第２の電流変換回路
    と、 前記第１の電流変換回路により得られた第１の電流量と
    前記第２の電流変換回路により得られた第２の電流量と
    が加えられた第３の電流量を電圧に変換する電流電圧変
    換回路とを具備し、前記ＰＮ接合以外の能動素子として
    ＭＩＳトランジスタを用いて構成されていることを特徴
    とする基準電圧発生回路。
  2. 【請求項２】 ＰＮ接合の順方向電圧をその電圧に比例
    した第１の電流量に変換する第１の電流変換回路と、 電流密度を変えたＰＮ接合の順方向電圧の差をその電圧
    に比例した第２の電流量に変換する第２の電流変換回路
    と、 前記第１の電流変換回路により得られた第１の電流量と
    前記第２の電流変換回路により得られた第２の電流量と
    が加えられた第３の電流量を電圧に変換する電流電圧変
    換回路とを具備し、 前記第２の電流変換回路は、 電源ノードと接地ノードとの間に直列に接続された第１
    のＰＭＯＳトランジスタおよび第１のＰＮ接合と、 電源ノードと接地ノードとの間に直列に接続され、前記
    第１のＰＭＯＳトランジスタとソース同士・ゲート同士
    が接続された第２のＰＭＯＳトランジスタ、第１の抵抗
    素子および複数個並列接続された第２のＰＮ接合と、 電源ノードにソースが接続され、前記第２のＰＭＯＳト
    ランジスタとゲート同士が接続された第３のＰＭＯＳト
    ランジスタと、 前記第１のＰＮ接合の特性に依存する第１の電圧および
    前記第１の抵抗素子と第２のＰＮ接合の特性に依存する
    第２の電圧が差動増幅回路に入力し、この差動増幅回路
    の出力を前記第１のＰＭＯＳトランジスタのゲートおよ
    び第２のＰＭＯＳトランジスタのゲートに印加し、前記
    第１の電圧および第２の電圧が略等しくなるように制御
    するフィードバック制御回路を有し、 前記第１の電流変換回路は、電源ノードにソースが接続
    され、前記第１の電圧と略等しい電圧がゲートに印加さ
    れる第４のＰＭＯＳトランジスタを有し、 前記電流電圧変換回路は、前記第３のＰＭＯＳトランジ
    スタのドレインと前記第４のＰＭＯＳトランジスタのド
    レインとを接続し、この接続ノードと接地ノードとの間
    に電流電圧変換用の抵抗素子を接続してなることを特徴
    とする基準電圧発生回路。
  3. 【請求項３】 請求項２記載の基準電圧発生回路におい
    て、 前記第１の電流変換回路は、 電源ノードと接地ノードとの間に直列に接続され、前記
    第４のＰＭＯＳトランジスタとソース同士・ゲート同士
    が接続された第５のＰＭＯＳトランジスタおよび第２の
    抵抗素子と、 前記第１の電圧と前記第２の抵抗素子の一端ノードの電
    圧とを差動増幅した出力を前記第５のＰＭＯＳトランジ
    スタのゲートに印加し、前記第２の抵抗素子の端子電圧
    が前記第１の電圧と略等しくなるようにフィードバック
    制御する制御回路 とをさらに具備することを特徴とす
    る基準電圧発生回路。
  4. 【請求項４】 ＰＮ接合の順方向電圧をその電圧に比例
    した第１の電流量に変換する第１の電流変換回路と、 電流密度を変えたＰＮ接合の順方向電圧の差をその電圧
    に比例した第２の電流量に変換する第２の電流変換回路
    と、 前記第１の電流変換回路により得られた第１の電流量と
    前記第２の電流変換回路により得られた第２の電流量と
    が加えられた第３の電流量を電圧に変換する電流電圧変
    換回路とを具備し、 前記第２の電流変換回路は、 電源ノードと接地ノードとの間に直列に接続された第１
    のＰＭＯＳトランジスタおよび第１のＰＮ接合と、 電源ノードと接地ノードとの間に直列に接続され、前記
    第１のＰＭＯＳトランジスタとソース同士・ゲート同士
    が接続された第２のＰＭＯＳトランジスタ、第１の抵抗
    素子および複数個並列接続された第２のＰＮ接合と、 前記第１のＰＮ接合の特性に依存する第１の電圧および
    前記第２のＰＮ接合の特性に依存する第２の電圧が差動
    増幅回路に入力し、この差動増幅回路の出力を前記第１
    のＰＭＯＳトランジスタのゲートおよび第２のＰＭＯＳ
    トランジスタのゲートに印加し、前記第１の電圧および
    第２の電圧が略等しくなるように制御するフィードバッ
    ク制御回路を有し、 前記第１の電流変換回路は、前記第１のＰＮ接合および
    前記第１の抵抗素子と第２のＰＮ接合との直列回路にそ
    れぞれ対応して並列に接続された第２の抵抗素子を有
    し、 前記電流電圧変換回路は、 電源ノードにソースが接続され、前記第２のＰＭＯＳト
    ランジスタとゲート同士が接続された第３のＰＭＯＳト
    ランジスタと、 前記第３のＰＭＯＳトランジスタのドレインと接地ノー
    ドとの間に接続された電流電圧変換用の抵抗素子を有す
    ることを特徴とする基準電圧発生回路。
  5. 【請求項５】 請求項２乃至４のいずれか１項に記載の
    基準電圧発生回路において、 前記差動増幅回路は、 各ソースが共通接続された差動増幅対をなす２個のＮＭ
    ＯＳトランジスタと、 前記差動増幅対をなすＮＭＯＳトランジスタのソース共
    通接続ノードと接地ノードとの間に接続され、ゲートに
    バイアス電圧が印加される定電流源用ＮＭＯＳトランジ
    スタと、 前記差動増幅対をなすＮＭＯＳトランジスタのドレイン
    と電源ノードとの間に接続され、カレントミラー接続さ
    れた２個のＰＭＯＳトランジスタとを具備することを特
    徴とする基準電圧発生回路。
  6. 【請求項６】 請求項５記載の基準電圧発生回路におい
    て、 前記差動増幅回路は、 電源ノードにソースが接続され、ゲート・ドレイン相互
    が接続された第６のＰＭＯＳトランジスタと、 電源ノードにソースが接続され、前記第６のＰＭＯＳト
    ランジスタとソース同士・ゲート同士が接続された第７
    のＰＭＯＳトランジスタと、 前記第６のＰＭＯＳトランジスタのドレインにドレイン
    が接続され、ゲートに前記第２の電圧が印加される第１
    のＮＭＯＳトランジスタと、 前記第７のＰＭＯＳトランジスタのドレインにドレイン
    が接続され、ゲートに前記第１の電圧が印加される第２
    のＮＭＯＳトランジスタと、 前記第１のＮＭＯＳトランジスタおよび第２のＮＭＯＳ
    トランジスタのソース共通接続ノードと接地ノードとの
    間に接続され、ゲートにバイアス電圧が印加される定電
    流源用の第３のＮＭＯＳトランジスタとを具備すること
    を特徴とする基準電圧発生回路。
  7. 【請求項７】 請求項２乃至４のいずれか１項に記載の
    基準電圧発生回路において、 前記差動増幅回路は、 各ソースが共通接続された差動増幅対をなす２個のＰＭ
    ＯＳトランジスタと、 前記差動増幅対をなすＰＭＯＳトランジスタのソース共
    通接続ノードと電源ノードとの間に接続され、ゲートに
    バイアス電圧が印加される定電流源用ＰＭＯＳトランジ
    スタと、 前記差動増幅対をなすＰＭＯＳトランジスタのドレイン
    と接地ノードとの間に接続され、カレントミラー接続さ
    れた２個のＮＭＯＳトランジスタとを具備することを特
    徴とする基準電圧発生回路。
  8. 【請求項８】 請求項７記載の基準電圧発生回路におい
    て、 前記差動増幅回路は、 電源ノードにソースが接続され、ゲートにバイアス電圧
    が印加される定電流源用の第６のＰＭＯＳトランジスタ
    と、 前記第６のＰＭＯＳトランジスタのドレインにソースが
    接続され、ゲートに前記第１の電圧が印加される第７の
    ＰＭＯＳトランジスタと、 前記第６のＰＭＯＳトランジスタのドレインにソースが
    接続され、ゲートに前記第２の電圧が印加される第８の
    ＰＭＯＳトランジスタと、 前記第７のＰＭＯＳトランジスタのドレインにドレイン
    ・ゲートが接続され、ソースが接地ノードに接続された
    第１のＮＭＯＳトランジスタと、 前記第８のＰＭＯＳトランジスタのドレインにドレイン
    が接続され、前記第１のＮＭＯＳトランジスタとゲート
    同士・ソース同士が接続された第２のＮＭＯＳトランジ
    スタと、 電源ノードにソースが接続され、前記第６のＰＭＯＳト
    ランジスタとゲート同士が接続された第９のＰＭＯＳト
    ランジスタと、 前記第９のＰＭＯＳトランジスタのドレインにドレイン
    が接続され、ゲートに前記第２のＮＭＯＳトランジスタ
    のドレインが接続された第３のＮＭＯＳトランジスタと
    を具備することを特徴とする基準電圧発生回路。
  9. 【請求項９】 請求項２乃至８のいずれか１項に記載の
    基準電圧発生回路において、 前記第１の電圧は、前記第１のＰＭＯＳトランジスタの
    ドレイン電圧であり、前記第２の電圧は、前記第２のＰ
    ＭＯＳトランジスタのドレイン電圧であることを特徴と
    する基準電圧発生回路。
  10. 【請求項１０】 請求項２乃至８のいずれか１項に記載
    の基準電圧発生回路において、 前記第１の電圧は、前記第１のＰＮ接合に並列に接続さ
    れた第２の抵抗素子の中間ノードの電圧であり、前記第
    ２の電圧は、前記第１の抵抗素子と第２のＰＮ接合との
    直列回路に並列に接続された第２の抵抗素子の中間ノー
    ドの電圧であることを特徴とする基準電圧発生回路。
  11. 【請求項１１】 請求項２乃至８のいずれか１項に記載
    の基準電圧発生回路において、 前記第１のＰＭＯＳトランジスタのドレインと前記第１
    のＰＮ接合との間および前記第２のＰＭＯＳトランジス
    タのドレインと前記第１の抵抗素子との間にそれぞれ対
    応して挿入接続された第３の抵抗素子をさらに有し、 前記第１の電圧は、前記第１のＰＭＯＳトランジスタの
    ドレイン電圧であり、前記第２の電圧は、前記第２のＰ
    ＭＯＳトランジスタのドレイン電圧であることを特徴と
    する基準電圧発生回路。
  12. 【請求項１２】 請求項５または６に記載の基準電圧発
    生回路において、 前記バイアス電圧として前記第１の電圧が印加されるこ
    とを特徴とする基準電圧発生回路。
  13. 【請求項１３】 請求項５または６に記載の基準電圧発
    生回路において、 前記バイアス電圧として前記電流電圧変換回路の出力電
    圧が印加されることを特徴とする基準電圧発生回路。
  14. 【請求項１４】 請求項５または６に記載の基準電圧発
    生回路において、 前記バイアス電圧を生成するための回路として、電源ノ
    ードにソースが接続され、ゲートに前記差動増幅回路の
    出力電圧が印加されるＰＭＯＳトランジスタと、前記Ｐ
    ＭＯＳトランジスタのドレインと接地ノードとの間に接
    続され、ドレイン・ゲート相互が接続されたＮＭＯＳト
    ランジスタとを具備し、前記ＰＭＯＳトランジスタのド
    レイン電圧が前記バイアス電圧となることを特徴とする
    基準電圧発生回路。
  15. 【請求項１５】 請求項７または８に記載の基準電圧発
    生回路において、 前記バイアス電圧として前記差動増幅回路の出力電圧が
    印加されることを特徴とする基準電圧発生回路。
  16. 【請求項１６】 請求項７または８に記載の基準電圧発
    生回路において、 前記バイアス電圧を生成するための回路として、電源ノ
    ードにソースが接続され、ゲート・ドレイン相互が接続
    されたＰＭＯＳトランジスタと、前記ＰＭＯＳトランジ
    スタのドレインと接地ノードとの間に接続され、ゲート
    に前記第１の電圧が印加されるＮＭＯＳトランジスタと
    を具備し、前記ＰＭＯＳトランジスタのドレイン電圧が
    前記バイアス電圧となることを特徴とする基準電圧発生
    回路。
  17. 【請求項１７】 請求項３記載の基準電圧発生回路にお
    いて、 前記電流電圧変換用または前記第２の抵抗素子は、複数
    の電圧レベルを生成可能な構造を有することを特徴とす
    る基準電圧発生回路。
  18. 【請求項１８】 請求項１７に記載の基準電圧発生回路
    において、 前記抵抗素子は、少なくとも１つの分圧ノードを有し、 前記抵抗素子の一端ノードまたは前記分圧ノードと基準
    電圧の出力端との間を選択的に接続するためのスイッチ
    素子を具備することを特徴とする基準電圧発生回路。
  19. 【請求項１９】 請求項２乃至１７のいずれか１項に記
    載の基準電圧発生回路において、 前記電流電圧変換用の抵抗素子は、少なくとも１つの分
    圧ノードを有し、 前記電流電圧変換用の抵抗素子の一端ノードまたは前記
    分圧ノードから選択的に電流電圧変換出力電圧を取り出
    すために接続されたスイッチ素子を具備することを特徴
    とする基準電圧発生回路。
  20. 【請求項２０】 請求項１８または１９に記載の基準電
    圧発生回路において、 前記スイッチ素子は、ＰＭＯＳトランジスタおよびＮＭ
    ＯＳトランジスタが並列接続されて相補信号により駆動
    されるＣＭＯＳトランスファゲートであることを特徴と
    する基準電圧発生回路。
  21. 【請求項２１】 請求項１乃至２０のいずれか１項に記
    載の基準電圧発生回路において、 前記電流電圧変換回路は、負荷駆動力が異なる少なくと
    も２組の電流電圧変換回路を有することを特徴とする基
    準電圧発生回路。
  22. 【請求項２２】 請求項２乃至２１のいずれか１項に記
    載の基準電圧発生回路において、さらに、 前記第１の電圧の取り出しノードと接地ノードとの間ま
    たは前記差動増幅回路の出力ノードと電源ノードとの間
    に、キャパシタが接続されていることを特徴とする基準
    電圧発生回路。
  23. 【請求項２３】 請求項１乃至２２のいずれか１項に記
    載の基準電圧発生回路において、さらに、 前記差動増幅回路の出力ノードと接地ノードとの間に、
    前記出力ノードを電源投入時に一時的に接地電位にリセ
    ットするためのスタートアップ用のＮＭＯＳトランジス
    タが接続されており、そのゲートに電源投入時に生成さ
    れるパワーオンリセット信号が印加されることを特徴と
    する基準電圧発生回路。
  24. 【請求項２４】 ＰＮ接合の順方向電圧をその電圧に比
    例した第１の電流量に変換する第１の電流変換回路と、 電流密度を変えたＰＮ接合の順方向電圧の差をその電圧
    に比例した第２の電流量に変換する第２の電流変換回路
    と、 前記第１の電流変換回路により得られた第１の電流量と
    前記第２の電流変換回路により得られた第２の電流量を
    加える電流加算回路とを具備し、前記ＰＮ接合以外の能
    動素子としてＭＩＳトランジスタを用いて構成されてい
    ることを特徴とする基準電流発生回路。
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