JP2020201754A - 基準電圧発生回路 - Google Patents
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Abstract
Description
[第1の実施形態]
図1は、第1の実施形態に係る基準電圧発生回路の一例である基準電圧発生回路1Aの構成を示す回路図である。
基準電圧発生回路1Aでは、電流分流回路10が、入力端11aから入力される電圧、電源入力端12から入力される電源電圧VDD及び入力端11bから入力されるバイアス電圧に基づいて、電流Id1、電流Id2及び電流Id3を生成する。
また、上記式(9)から、出力端子60へ流れる電流IOUTは、次の式(10)
で表される。
NMOSトランジスタ15は、ドレインが電源端子3と接続されているものの、残るゲート、バックゲート及びソースは電源端子3と非接続である。一般にMOSFETは、ドレイン−ソース間の内部抵抗が、例えば、数MΩと大きいので、電源電圧VDDの変動が電流Idに及ぼす影響は限定的である。
従って、基準電圧発生回路1Aでは、NMOSトランジスタ15のドレイン電圧である電源電圧VDDが急変したとしても、電源電圧VDDの変動に起因する電圧が電流Idに重畳される比率を低減することができる。
図3は、第2の実施形態に係る基準電圧発生回路の一例である基準電圧発生回路1Cの構成を示す回路図である。
抵抗77は、差動増幅回路41の非反転入力端と抵抗ダイオード回路30の一端、より詳細にはノードN2との間に接続されている。
差動増幅回路41の反転入力端から外を見込んだ第1の交流インピーダンスは、ダイオードD1が理想的なダイオードと見做した場合、抵抗22の抵抗値とほぼ等しくなる。差動増幅回路41の非反転入力端から外を見込んだ第2の交流インピーダンスは、抵抗77が存在せず、ダイオードD2が理想的なダイオードと見做した場合、ほぼ零になる。従って、差動増幅回路41の非反転入力端とGNDとの間に抵抗22の抵抗値と等しい抵抗値をもつ抵抗77を接続すれば、第1の交流インピーダンスと第2の交流インピーダンスとをほぼ一致させることができる。
図5は、第3の実施形態に係る基準電圧発生回路の一例である基準電圧発生回路1Dの構成を示す回路図である。
ソース電流Is2は、ノードN2において、電流I3と、電流I4と、に分かれる。電流I3は、ダイオードD2を経由してGNDへ流れる。電流I4は、抵抗32を経由してGNDへ流れる。
ソース電流Is3は、抵抗51を流れる電流I5と等しく、抵抗51を経由してGNDへ流れる。
上述した実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
3 電源端子
10、80、90 電流分流回路
11a、11b、81、91a、91b 入力端
12 電源入力端
13a〜13c、83a〜83c、93a〜93c 出力端
15、85〜87、96〜98 NMOSトランジスタ
16〜18、95 PMOSトランジスタ
20、30 抵抗ダイオード回路
22、23、32 抵抗
40 帰還制御回路
41 差動増幅回路
43 出力端
50 抵抗分圧回路(抵抗回路)
51、52 抵抗
55 抵抗回路
57 電圧源
60 出力端子
71〜75 位相補償回路
741、751 抵抗
742、752 キャパシタ
77 抵抗
C1〜C3 キャパシタ
D1、D2 ダイオード
Claims (7)
- 第1の入力端及び第2の入力端と、電源入力端と、第1から第3の出力端と、前記第1の入力端と接続されるゲートと、前記電源入力端と接続されるドレインと、ソースとを含み、前記電源入力端を介して第1の電源と電気的に接続される第1の電界効果トランジスタと、前記第1の電界効果トランジスタの前記ソースと接続されるソースと、前記第2の入力端と接続されるゲートと、前記第1の出力端と接続されるドレインとを含む第2の電界効果トランジスタと、前記第1の電界効果トランジスタの前記ソースと接続されるソースと、前記第2の入力端と接続されるゲートと、前記第2の出力端と接続されるドレインを含む第3の電界効果トランジスタと、前記第1の電界効果トランジスタの前記ソースと接続されるソースと、前記第2の入力端と接続されるゲートと、前記第3の出力端と接続されるドレインを含む第4の電界効果トランジスタと、を有する電流分流回路と、
抵抗及びダイオードを有し、一端が前記電流分流回路の前記第1の出力端と接続され、他端が第2の電源に接続される第1の抵抗ダイオード回路と、
抵抗及びダイオードを有し、一端が前記電流分流回路の前記第2の出力端と接続され、他端が前記第2の電源に接続される第2の抵抗ダイオード回路と、
前記第1の抵抗ダイオード回路の前記一端と接続される第1の入力端と、前記第2の抵抗ダイオード回路の前記一端と接続される第2の入力端と、前記電流分流回路の前記第1の入力端と接続される出力端と、を含む帰還制御回路と、
抵抗を有し、一端が前記電流分流回路の前記第3の出力端と接続され、他端が前記第2の電源に接続される抵抗回路と、
前記電流分流回路の前記第3の出力端及び前記抵抗回路の前記一端と接続される出力端子と、を備え、
前記第1の電界効果トランジスタは、n型及びp型の一方である第1の極性を有し、
前記第2から第4の電界効果トランジスタは、前記n型及びp型の他方である第2の極性を有する
ことを特徴とする基準電圧発生回路。 - 前記抵抗回路は、直列に接続された第1の抵抗及び第2の抵抗を含み、前記第1の抵抗と前記第2の抵抗との接続点が前記電流分流回路の前記第2の入力端と接続される抵抗分圧回路である請求項1記載の基準電圧発生回路。
- 前記電流分流回路の前記第2の入力端は、前記第2の電源と電気的に接続される請求項1に記載の基準電圧発生回路。
- キャパシタを含み、前記帰還制御回路の出力端と前記第2の電源との間に接続される第1の位相補償回路、キャパシタを含み、前記出力端子と前記第2の電源との間に接続される第2の位相補償回路及びキャパシタを含み、前記電流分流回路の、前記第2の入力端と前記第3の出力端との間に接続される第3の位相補償回路から選択される少なくとも何れか1つの位相補償回路を備える請求項1から4の何れか一項に記載の基準電圧発生回路。
- キャパシタを含み、前記電流分流回路の前記第1の出力端と前記第1の抵抗ダイオード回路との間と前記第2の電源との間に接続される第4の位相補償回路及びキャパシタを含み、前記電流分流回路の前記第2の出力端と前記第2の抵抗ダイオード回路との間と前記第2の電源との間に接続される第5の位相補償回路から選択される少なくとも何れか1つの位相補償回路を備える請求項1から4の何れか一項に記載の基準電圧発生回路。
- 前記帰還制御回路の前記第2の入力端と前記第2の抵抗ダイオード回路の前記一端との間に接続される抵抗を備える請求項1から5の何れか一項に記載の基準電圧発生回路。
- 前記帰還制御回路は、自己の前記第1の入力端に入力される第1の入力電圧と自己の前記第2の入力端に入力される第2の入力電圧との差を増幅した電圧を、自己の前記出力端から出力する差動増幅回路を有する請求項1から6の何れか一項に記載の基準電圧発生回路。
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