CN106774619A - 输出电流动态可调的基准电流产生电路 - Google Patents

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Abstract

本发明涉及一种基准电流产生电路，尤其是一种输出电流动态可调的基准电流产生电路，属于微电子的技术领域。按照本发明提供的技术方案，所述输出电流动态可调的基准电流产生电路，包括基准电流产生本体电路以及与所述基准电流产生本体电路输出端连接的基准电流调节电路，基准电流产生本体电路与带隙基准电路提供的低温漂基准电压Vref连接，并将所述低温漂基准电压Vref转换为所需的基准电流，基准电流调节电路将基准电流产生本体电路转换得到的基准电流调节至所需的基准调节电流值输出。本发明结构紧凑，能将基准电压转换为低温漂高稳定的基准电流输出，能对产生的基准电流进行动态调节，安全可靠。

Description

输出电流动态可调的基准电流产生电路
技术领域
本发明涉及一种基准电流产生电路，尤其是一种输出电流动态可调的基准电流产生电路，属于微电子的技术领域。
背景技术
基准电流产生电路是数模混合集成电路中的基本模块，同时也是重要模块之一。通过基准电流产生电路能够将带隙基准电路产生的基准电压信号转换为具有低温度系数和高稳定性的电流信号，驱动后续电路工作，广泛运用于ADC、DAC等数模混合电路中。
除了低温度系数和高稳定性等要求外，实际应用中往往需要对基准电流的大小进行调节。例如在高精度电流舵型数模转换器中，经常需要对DAC的满幅输出电流大小进行调节，一种方法是通过设计辅助DAC来调节输出电流大小，但这需要引入较多的额外电路，增加了电路的规模和设计复杂度；另一种方法是通过调节基准电流的大小来实现(基准电流一般为DAC电流源阵列提供电流偏置)，相对于辅助DAC，调节基准电流的方法引入的额外电路规模较小，设计复杂度较低，较易实现；现有的调节基准电流方式仍然难以满足动态调节的要求。
发明内容
本发明的目的是克服现有技术中存在的不足，提供一种输出电流动态可调的基准电流产生电路，其结构紧凑，能将基准电压转换为低温漂高稳定的基准电流输出，能对产生的基准电流进行动态调节，安全可靠。
按照本发明提供的技术方案，所述输出电流动态可调的基准电流产生电路，包括基准电流产生本体电路以及与所述基准电流产生本体电路输出端连接的基准电流调节电路，基准电流产生本体电路与带隙基准电路提供的低温漂基准电压Vref连接，并将所述低温漂基准电压Vref转换为所需的基准电流，基准电流调节电路将基准电流产生本体电路转换得到的基准电流调节至所需的基准调节电流值输出。
所述基准电流产生本体电路包括负反馈运算放大器A0，所述负反馈运算放大器A0的正输入端与低温漂基准电压Vref连接，负反馈运算放大器A0的负输入端与NMOS管MN0的源极端以及电阻R1的第一端连接，负反馈运算放大器A0的输出端与NMOS管MN0的栅极端连接，NMOS管MN0的漏极端与PMOS管MP3的漏极端连接，PMOS管MP3的源极端与PMOS管MP0的漏极端连接，PMOS管MP0的源极端与电压VDD连接，PMOS管MP0的栅极端与基准电流调节电路连接，PMOS管MP3的栅极端与偏置电压Vbias连接。
所述基准电流调节电路包括第一调节支路以及与所述第一调节支路连接的第二调节支路；
第一调节支路包括PMOS管MP1以及PMOS管MP4，PMOS管MP1的源极端与PMOS管MP0的源极端连接，PMOS管MP1的栅极端与PMOS管MP0的栅极端连接，PMOS管MP1的漏极端与PMOS管MP4的源极端连接，PMOS管MP4的栅极端与PMOS管MP3的栅极端以及偏置电压Vbias连接，PMOS管MP4的漏极端与NMOS管MN1的漏极端连接，NMOS管MN1的栅极端与NMOS管MN0的栅极端以及负反馈运算放大器A0的输出端连接，NMOS管MN1的源极端与PMOS管MP6的漏极端以及NMOS管MN3的漏极端连接，PMOS管MP6的源极端与NMOS管MN0的源极端以及电阻R1的第一端连接，NMOS管MN3的源极端接地，PMOS管MP6的栅极端、NMOS管MN3的栅极端均与电流控制端K1连接；
第二调节支路包括PMOS管MP2以及PMOS管MP5，PMOS管MP2的源极端与PMOS管MP0的源极端、PMOS管MP1的源极端连接，PMOS管MP2的栅极端与PMOS管MP0的栅极端、PMOS管MP1的栅极端相互连接，以形成基准调节电流输出端OUT，PMOS管MP2的漏极端与PMOS管MP5的源极端连接，PMOS管MP5的栅极端与PMOS管MP3的栅极端、PMOS管MP4的栅极端以及偏置电压Vbias连接，PMOS管MP5的漏极端与NMOS管MN2的漏极端连接，NMOS管MN2的栅极端与NMOS管MN0的栅极端、NMOS管MN1的栅极端以及负反馈运算放大器A0的输出端连接，NMOS管MN2的源极端与PMOS管MP7的漏极端以及NMOS管MN4的漏极端连接，PMOS管MP7的源极端与NMOS管MN0的源极端以及电阻R1的第一端连接，NMOS管MN4的源极端接地，PMOS管MP7的栅极端、NMOS管MN3的栅极端均与电流控制端K2连接。
所述PMOS管MP0的尺寸与PMOS管MP1的尺寸、PMOS管MP2的尺寸相同。
所述PMOS管MP3的尺寸与PMOS管MP4的尺寸、PMOS管MP5的尺寸相同。
本发明的优点：基准电流产生本体电路与带隙基准电路提供的低温漂基准电压Vref连接，并将所述低温漂基准电压Vref转换为所需的基准电流，基准电流调节电路将基准电流产生本体电路转换得到的基准电流调节至所需的基准调节电流值输出，从而能对产生的基准电流进行动态调节，安全可靠。
附图说明
图1为本发明的电路图。
图2为本发明的电路原理图。
图3为本发明与DAC电流源阵列中配合使用的电路图。
附图标记说明：11-基准电流产生本体电路、12-第一调节支路以及13-第二调节支路。
具体实施方式
下面结合具体附图和实施例对本发明作进一步说明。
如图1所示：为了能将基准电压转换为低温漂高稳定的基准电流输出，能对产生的基准电流进行动态调节，本发明包括基准电流产生本体电路11以及与所述基准电流产生本体电路11输出端连接的基准电流调节电路，基准电流产生本体电路11与带隙基准电路提供的低温漂基准电压Vref连接，并将所述低温漂基准电压Vref转换为所需的基准电流，基准电流调节电路将基准电流产生本体电路11转换得到的基准电流调节至所需的基准调节电流值输出。
如图1所示，基准电流产生本体电路11包括负反馈运算放大器A0、PMOS管MP0、PMOS管MP3、NMOS管MN0以及电阻R1；所述负反馈运算放大器A0的正输入端与低温漂基准电压Vref连接，负反馈运算放大器A0的负输入端与NMOS管MN0的源极端以及电阻R1的第一端连接，负反馈运算放大器A0的输出端与NMOS管MN0的栅极端连接，NMOS管MN0的漏极端与PMOS管MP3的漏极端连接，PMOS管MP3的源极端与PMOS管MP0的漏极端连接，PMOS管MP0的源极端与电压VDD连接，PMOS管MP0的栅极端与基准电流调节电路连接，PMOS管MP3的栅极端与偏置电压Vbias连接。
本发明实施例中，负反馈运算放大器A0的正端输入信号为带隙基准电路提供的低温漂基准电压Vref，负反馈运算放大器A0的负输入端与电阻R1的第一端相连接，负反馈运算放大器A0的输出端接所述NMOS管MN0的栅极端，上述负反馈运算放大器A0、电阻R1和NMOS管MN0组成了基准电流产生本体电路11的核心单元，通过负反馈运算放大器A0将电阻R1第一端的电压钳制在基准电压Vref，电阻R1的第二端接地，由此，产生流过电阻R1的基准电流，其大小为Vref/R，其中R为电阻R1的阻值。所述PMOS管MP0和PMOS管MP3组成了一对共源共栅电流镜，其中，所述PMOS管MP0为镜像电流管，用于将基准电流产生本体电路11转换的基准电流镜像给基准电流调节电路，所述PMOS管MP3用于增大电流源的输出阻抗。
进一步地，所述基准电流调节电路包括第一调节支路12以及与所述第一调节支路12连接的第二调节支路13；
第一调节支路12包括PMOS管MP1以及PMOS管MP4，PMOS管MP1的源极端与PMOS管MP0的源极端连接，PMOS管MP1的栅极端与PMOS管MP0的栅极端连接，PMOS管MP1的漏极端与PMOS管MP4的源极端连接，PMOS管MP4的栅极端与PMOS管MP3的栅极端以及偏置电压Vbias连接，PMOS管MP4的漏极端与NMOS管MN1的漏极端连接，NMOS管MN1的栅极端与NMOS管MN0的栅极端以及负反馈运算放大器A0的输出端连接，NMOS管MN1的源极端与PMOS管MP6的漏极端以及NMOS管MN3的漏极端连接，PMOS管MP6的源极端与NMOS管MN0的源极端以及电阻R1的第一端连接，NMOS管MN3的源极端接地，PMOS管MP6的栅极端、NMOS管MN3的栅极端均与电流控制端K1连接；
第二调节支路13包括PMOS管MP2以及PMOS管MP5，PMOS管MP2的源极端与PMOS管MP0的源极端、PMOS管MP1的源极端连接，PMOS管MP2的栅极端与PMOS管MP0的栅极端、PMOS管MP1的栅极端相互连接，以形成基准调节电流输出端OUT，PMOS管MP2的漏极端与PMOS管MP5的源极端连接，PMOS管MP5的栅极端与PMOS管MP3的栅极端、PMOS管MP4的栅极端以及偏置电压Vbias连接，PMOS管MP5的漏极端与NMOS管MN2的漏极端连接，NMOS管MN2的栅极端与NMOS管MN0的栅极端、NMOS管MN1的栅极端以及负反馈运算放大器A0的输出端连接，NMOS管MN2的源极端与PMOS管MP7的漏极端以及NMOS管MN4的漏极端连接，PMOS管MP7的源极端与NMOS管MN0的源极端以及电阻R1的第一端连接，NMOS管MN4的源极端接地，PMOS管MP7的栅极端、NMOS管MN3的栅极端均与电流控制端K2连接。
本发明实施例中，PMOS管MP1和PMOS管MP4组成了一对共源共栅电流镜，其中，所述PMOS管MP1尺寸与基准电流产生本体电路11中所述的PMOS管MP0相同，用于将基准电流产生本体电路11中所述PMOS管MP0的电流镜像给第一调节支路12；所述PMOS管MP4尺寸与基准电流产生本体电路11中PMOS管MP3相同，用于增大第一调节支路12的电流源的输出阻抗；所述PMOS管MP6和所述NMOS管NM3作开关管使用，当电流控制端K1信号为低电平时，所述PMOS管MP6导通，所述NMOS管NM3关断，第一调节支路12的电流经基准电流产生本体电路11中所述的电阻R1到地，由此起到了分流调节的作用；当电流控制端K1信号为高电平时，所述PMOS管MP6关闭，所述NMOS管MN3导通，第一调节支路12中的电流经所述NMOS管NM3到地，不再进行分流调节。
PMOS管MP2和所述PMOS管MP5组成了一对共源共栅电流镜，其中所述PMOS管MP2尺寸与基准电流产生本体电路11中所述的PMOS管MP0相同，用于将基准电流产生本体电路11中所述PMOS管MP0的电流镜像给第二调节支路13；所述PMOS管MP5尺寸与基准电流产生本体电路11中PMOS管MP3相同，用于增大电流第二调节支路13的电流源的输出阻抗。所述PMOS管MP7和所述NMOS管MN4作开关管使用，当电流控制端K2信号为低电平时，所述PMOS管MP7导通，所述NMOS管MN4关断，流经第二调节支路13的电流经基准电流产生本体电路11中电阻R1到地，由此起到了分流调节的作用；当控制端K2信号为高电平时，所述PMOS管MP7关闭，所述NMOS管MN4导通，流经第二调节支路13中的电流经所述NMOS管MN4到地，不再进行分流调节。
具体实施时，偏置电压Vbias的具体大小可以根据需要进行选择，具体为本技术领域人员所熟知，此处不再赘述。基准电流调节电路通过基准调节电流输出端OUT输出基准调节电流值，基准电流调节电路内调节支路的数量可以根据需要选择，当基准电流调节电路内调节支路数量不同时，能够得到不同的基准调节电流值，具体情况，此处不再一一列举。
如图2所示，为本发明进行基准电流调节过程的原理图，图2中电阻R即为上述基准电流产生本体电路11中电阻R1，通过负反馈运算放大器A0将电阻R一端(图2中O点)的电压钳制为基准电压Vref，由此，产生流经电阻R到地的电流，这个电流是不变的，且电流大小为Vref/R；对于基准电流产生本体电路11、第一调节支路12以及第二调节支路13上的电流镜，此处等效为电流源，以便进行说明。
具体地，当开关S1(相当于PMOS管MP6)和开关S3(相当于PMOS管MP7)关闭，开关S2(相当于NMOS管MN3)和开关S4(相当于NMOS管MN4)打开时，第一调节支路12和第二调节支路13均不接入电阻R到地的通路，此时流经基准电流产生电路中所述PMOS管MP0的电流大小即为流经电阻R到地的电流，即Vref/R，此时，通过基准调节电流输出端OUT输出电流即为Vref/R；当开关S1和开关S4打开，开关S2和开关S3关闭时，第一调节支路12接入电阻R到地的通路，第二调节支路13不接入电阻R到地的通路，此时第一调节支路12起分流调节作用，由于基准电流产生本体电路11中所述PMOS管MP0与PMOS管MP1尺寸相同，流经两者的电流相同，均为Vref/2R，此时，本发明基准电流产生电路的输出电流即为Vref/2R；当开关S2和开关S3打开，开关S1和开关S4关闭时，第二调节支路13接入电阻R到地的通路，第一调节支路11不接入电阻R到地的通路，此时第二调节支路13起分流调节作用，由于PMOS管MP0与PMOS管MP2尺寸相同，流经两者的电流相同，均为Vref/2R，此时，通过基准调节电流输出端OUT输出电流即为Vref/2R；当开关S1和开关S3打开，开关S2和开关S4关闭时，第一调节支路12和第二调节支路13均接入电阻R到地的通路，此时第一调节支路12和电流第二调节支路13均起分流调节作用，流经每个支路的电流大小为Vref/3R，通过基准调节电流输出端OUT输出电流即为Vref/3R。
基准电流产生电路的输出电流大小与电流控制端K1和电流控制端K2的对应关系如下表所示：
可以看出，通过调整电流控制端K1和电流控制端K2的值能够实现对输出电流大小进行调节，且这种调节方式是动态的。
图3所示，为本发明应用在DAC电流源阵列中的电路图。将基准调节电流输出端OUT与DAC电流源单元中电流源管的栅极端相连，由此将基准电流镜像给DAC电流源单元。通过调整电流控制端K1和电流控制端K2的值来调节基准调节电流输出端OUT输出电流的大小，从而调节DAC电流源电流的大小，进而调节DAC的输出电流。
以上所述的具体实施例，对本发明的目的和技术方案等方面进行了进一步的详述，以上具体实施例并不用于限制本发明，凡在本发明的精神和原则之内，所做的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。

Claims (5)

1.一种输出电流动态可调的基准电流产生电路，其特征是：包括基准电流产生本体电路(11)以及与所述基准电流产生本体电路(11)输出端连接的基准电流调节电路，基准电流产生本体电路(11)与带隙基准电路提供的低温漂基准电压Vref连接，并将所述低温漂基准电压Vref转换为所需的基准电流，基准电流调节电路将基准电流产生本体电路(11)转换得到的基准电流调节至所需的基准调节电流值输出。
2.根据权利要求1所述的输出电流动态可调的基准电流产生电路，其特征是：所述基准电流产生本体电路(11)包括负反馈运算放大器A0，所述负反馈运算放大器A0的正输入端与低温漂基准电压Vref连接，负反馈运算放大器A0的负输入端与NMOS管MN0的源极端以及电阻R1的第一端连接，负反馈运算放大器A0的输出端与NMOS管MN0的栅极端连接，NMOS管MN0的漏极端与PMOS管MP3的漏极端连接，PMOS管MP3的源极端与PMOS管MP0的漏极端连接，PMOS管MP0的源极端与电压VDD连接，PMOS管MP0的栅极端与基准电流调节电路连接，PMOS管MP3的栅极端与偏置电压Vbias连接。
3.根据权利要求2所述的输出电流动态可调的基准电流产生电路，其特征是：所述基准电流调节电路包括第一调节支路(12)以及与所述第一调节支路(12)连接的第二调节支路(13)；
第一调节支路(12)包括PMOS管MP1以及PMOS管MP4，PMOS管MP1的源极端与PMOS管MP0的源极端连接，PMOS管MP1的栅极端与PMOS管MP0的栅极端连接，PMOS管MP1的漏极端与PMOS管MP4的源极端连接，PMOS管MP4的栅极端与PMOS管MP3的栅极端以及偏置电压Vbias连接，PMOS管MP4的漏极端与NMOS管MN1的漏极端连接，NMOS管MN1的栅极端与NMOS管MN0的栅极端以及负反馈运算放大器A0的输出端连接，NMOS管MN1的源极端与PMOS管MP6的漏极端以及NMOS管MN3的漏极端连接，PMOS管MP6的源极端与NMOS管MN0的源极端以及电阻R1的第一端连接，NMOS管MN3的源极端接地，PMOS管MP6的栅极端、NMOS管MN3的栅极端均与电流控制端K1连接；
第二调节支路(13)包括PMOS管MP2以及PMOS管MP5，PMOS管MP2的源极端与PMOS管MP0的源极端、PMOS管MP1的源极端连接，PMOS管MP2的栅极端与PMOS管MP0的栅极端、PMOS管MP1的栅极端相互连接，以形成基准调节电流输出端OUT，PMOS管MP2的漏极端与PMOS管MP5的源极端连接，PMOS管MP5的栅极端与PMOS管MP3的栅极端、PMOS管MP4的栅极端以及偏置电压Vbias连接，PMOS管MP5的漏极端与NMOS管MN2的漏极端连接，NMOS管MN2的栅极端与NMOS管MN0的栅极端、NMOS管MN1的栅极端以及负反馈运算放大器A0的输出端连接，NMOS管MN2的源极端与PMOS管MP7的漏极端以及NMOS管MN4的漏极端连接，PMOS管MP7的源极端与NMOS管MN0的源极端以及电阻R1的第一端连接，NMOS管MN4的源极端接地，PMOS管MP7的栅极端、NMOS管MN3的栅极端均与电流控制端K2连接。
4.根据权利要求3所述的输出电流动态可调的基准电流产生电路，其特征是：所述PMOS管MP0的尺寸与PMOS管MP1的尺寸、PMOS管MP2的尺寸相同。
5.根据权利要求3所述的输出电流动态可调的基准电流产生电路，其特征是：所述PMOS管MP3的尺寸与PMOS管MP4的尺寸、PMOS管MP5的尺寸相同。
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