CN103412608A - 一种带隙基准电路 - Google Patents

Abstract

本发明涉及集成电路技术，具体的说是涉及一种带隙基准电路。本发明所述的一种带隙基准电路，其特征在于，包括第一电流基准单元、第二电流基准单元、最大电流选择电路和基准电压输出单元，所述第一电流基准单元的输出端与所述最大电流选择电路第一输入端连接，所述第二电流基准单元的输出端与所述最大电流选择电路第二输入端连接，所述最大电流选择电路的输出端与基准电压输出单元连接，所述基准电压输出单元的输出端为带隙基准电路的输出端。本发明的有益效果为，相对于传统的方案，具有输出电压的温度系数更好的优点，相对于高阶补偿电路，具有电路结构简单并且可靠性好的优点。本发明尤其适用于电压基准电路。

Description

一种带隙基准电路

技术领域

本发明涉及集成电路技术，具体的说是涉及一种带隙基准电路。

背景技术

基准电压源作为基本的电路单元，广泛应用于电源调节器、数模和模数转换器、数据采集系统，以及各种测量设备中。随着集成电路技术的发展，对芯片的性能要求越来越高，许多芯片需要精密而又稳定的基准电压源。

传统的电压基准源如图1所示，该电路产生基准电压的原理如下：利用电流镜M1、M2和电流镜M3、M4来使三极管Qa、Qb的集电极电压相等，即A、B两点的电压相等，Qa、Qb和Ra组成了环路，Ra上面的压降为三极管Qa、Qb的基极与发射极电压的差值，I_Ra=△V_be/Ra，V_be是一个正温度系数的电压，故I_Ra为正温度系数的电流，通过电流镜镜像到M5的漏极输出，有I_M5=I_M2=I_Ra，I_M5在电阻Rb上面产生压降V_Rb，V_Rb=△V_be*Rb/Ra这样V_Rb也是一个正温度系数的电压，输出V_ref为V_bec与V_Rb之和，V_bec为负温度系数的电压，通过调整电阻Ra、Rb的大小和三极管Qa、Qb发射极面积的比例，可以近似得到不随温度变化而变化的基准电压V_ref。

由于传统的带隙基准电压源中的三极管的基极发射极电压温度特性为非线性，所以图1中的一阶线性补偿基准源并不能达到很好的效果，输出电压基准源的温度系数较大。图2是该电路的输出波形示意图，可以看到V_ref的波形是一段曲线，在较高和较低的温度下偏差很大。

现有技术中，以一阶线性补偿基准电路为基础，通过额外增加二阶补偿电路、指数补偿电路等一些高阶补偿电路，可以提高基准电压的精度，但是增加补偿电路将会增加设计难度和电路复杂性，不利于系统稳定性。

发明内容

本发明所要解决的技术问题，就是针对传统电压基准电路的上述问题，提出一种带隙基准电路。

本发明解决上述技术问题所采用的技术方案是：一种带隙基准电路，其特征在于，包括第一电流基准单元、第二电流基准单元、最大电流选择电路和基准电压输出单元，所述第一电流基准单元的输出端与所述最大电流选择电路第一输入端连接，所述第二电流基准单元的输出端与所述最大电流选择电路第二输入端连接，所述最大电流选择电路的输出端与基准电压输出单元连接，所述基准电压输出单元的输出端为带隙基准电路的输出端；其中，

所述第一电流基准单元、第二电流基准单元用于分别产生一个独立的正温度系数的基准电流输出，且第一电路基准单元和第二电路基准单元的温度系数不同，第一电流基准单元产生的基准电流在低温时候具有较好的温度特性且电流值大于第二电流基准单元在低温时候产生的基准电流，第二电流基准单元产生的基准电流在高温时候具有较好的温度特性且电流值大于第一电流基准单元在高温时候产生的基准电流；

所述最大电流选择电路用于选择第一电流基准单元和第二电流基准单元产生的电流中大的一路电流输出到基准电压输出单元；

基准电压输出单元将最大电流选择电路输入的电流转换为基准电压输出。

具体的，所述第一电流基准单元包括第一PMOS管P1、第二PMOS管P2、第三PMOS管P3、第四PMOS管P4、第五PMOS管P5、第六PMOS管P6、第七PMOS管P7、第八PMOS管P8、第九PMOS管P9、第一NMOS管N1、第二NMOS管N2、第三NMOS管N3、第四NMOS管N4、第五NMOS管N5、第六NMOS管N6、第一三极管Q1、第二三极管Q2、第一电阻R1，

所述最大电流选择电路包括第七NMOS管N7、第八NMOS管N8、第九NMOS管N9、第十NMOS管N10、第十一NMOS管N11、第十二NMOS管N12、第十三NMOS管N13、第十四NMOS管N14、第十五NMOS管N15和第十六NMOS管N16，

所述第二电流基准单元包括第十PMOS管P10、第十一PMOS管P11、第十二PMOS管P12、第十三PMOS管P13、第十四PMOS管P14、第十五PMOS管P15、第十六PMOS管P16、第十七PMOS管P17、第十八PMOS管P18、第十九PMOS管P19、第十七NMOS管N17、第十八NMOS管N18、第十九NMOS管N19、第二十NMOS管N20、第二十一NMOS管N21、第二十二NMOS管N22、第二十三NMOS管N23、第二十四NMOS管N24、第三电阻R3、第四电阻R4、第五电阻R5、第三三极管Q3和第四三极管Q4，

所述基准电压输出单元包括第二十PMOS管P20、第二十一PMOS管P21、第二十二PMOS管P22、第二十三PMOS管P23、第二电阻R2和第五三极管Q5；其中，

第一PMOS管P1的栅极和漏极与第一NMOS管N1的漏极和第二NMOS管N2的栅极连接，第一NMOS管N1的栅极与第四PMOS管P4的漏极和栅极、第五PMOS管P5的栅极、第六PMOS管P6的源极和第八PMOS管P8的栅极连接，第二PMOS管P2的栅极和漏极与第二NMOS管N2的漏极和第三PMOS管P3的栅极连接，第三PMOS管P3漏极与第四NMOS管N4的源极、第五NMOS管N5的栅极、第六NMOS管N6的栅极和漏极连接，第四NMOS管N4的栅极和漏极与第三NMOS管N3的栅极和第七PMOS管P7的漏极连接，第三NMOS管N3的漏极与第六PMOS管P6的漏极和栅极、第七PMOS管P7的栅极和第九PMOS管P9的栅极连接，第五NMOS管N5的漏极和第三NMOS管N3的源极连接、源极与第一三极管Q1的集电极和基极连接，第一三极管Q1的发射极与第一电阻R1的一端连接，第六NMOS管N6的源极与第二三极管Q2的集电极和基极连接，第八PMOS管P8的漏极和第九PMOS管P9的源极连接；

第九PMOS管P9的漏极与第七NMOS管N7的漏极和栅极、第九NMOS管N9的栅极、第十三NMOS管N13的漏极连接，第七NMOS管N7的源极与第八NMOS管N8的栅极和漏极、第十NMOS管N10的栅极连接，第九NMOS管N9的源极和第十NMOS管N10的漏极连接，第十一NMOS管N11的栅极、第十三NMOS管N13的栅极、第十五NMOS管N15的栅极和漏极、第十一PMOS管P11的漏极、第十九PMOS管P19的漏极连接，第十一NMOS管N11的的源极和第十二NMOS管N12的漏极连接，第十二NMOS管N12的栅极、第十四NMOS管N14的栅极、第十六NMOS管N16的栅极和漏极、第十五NMOS管N15的源极连接；

第十PMOS管P10和漏极第十一PMOS管P11的源极连接，第十PMOS管P10的栅极与第十二PMOS管P12的栅极、第十三PMOS管P13的栅极和漏极、第十五PMOS管P15的源极、第二十二NMOS管N22的栅极连接，第十一PMOS管P11的栅极与第十四PMOS管P14的栅极、第十五PMOS管P15的栅极和漏极、第十八NMOS管N18的漏极连接，第十二PMOS管P12的漏极与第十四PMOS管P14的源极连接，第十四PMOS管P14的漏极与第十七NMOS管N17的漏极和栅极、第十八NMOS管N18的栅极连接，第十七NMOS管N17的源极与第十九NMOS管N19的漏极和栅极、第二十NMOS管N20的漏极、第十六PMOS管P16的漏极连接，第十八NMOS管N18的源极和第二十NMOS管N20的漏极连接，第十九NMOS管N19的源极和第三三极管Q3的集电极和基极连接，第二十NMOS管N20的源极和第四三极管Q4的集电极和基极连接，第四三极管Q4的发射极与第四电阻R4的一端连接，第十六PMOS管P16的栅极与第十七PMOS管P17的栅极和漏极、第二十一NMOS管N21的漏极连接，第二十一NMOS管N21的栅极与第十八PMOS管P18的栅极和漏极、第二十二NMOS管N22的漏极连接，第十九PMOS管P19的源极与第五电阻R5的一端连接、栅极与第四电阻R4的一端以及第二十三NMOS管N23、的漏极和栅极连接，第二十三NMOS管N23的源极与第二十四NMOS管N24的漏极和栅极连接；

第二十PMOS管P20的栅极和漏极与第二十一PMOS管P21的源极以及第二十二PMOS管P22的栅极连接，第二十一PMOS管P21的栅极和漏极与第二十三PMOS管P23的栅极、第九NMOS管N9的漏极和第十一NMOS管的漏极连接，第二十二PMOS管P22的漏极和第二十三PMOS管P23的源极连接，第二十三PMOS管P23的漏极和第二电阻R2的一端连接作为带隙基准电路的输出端，第二电阻R2的另一端与第五三极管Q5的集电极和基极连接，

第一NMOS管N1的源极、第二NMOS管N2的源极、第一电阻R1的另一端、第二电阻R2的另一端、第三电阻R3的另一端、第四电阻R4的另一端、第五电阻R5的另一端、第六电阻R6的另一端、第二三极管Q2的发射极、第三三极管Q3的发射极、第八NMOS管N8的源极、第十NMOS管N10的源极、第十二NMOS管N12的源极、第十四NMOS管N14的源极、第十六NMOS管N16的源极、第二十一NMOS管N21的源极、第二十二NMOS管N22的源极、第二十四NMOS管N24的源极和第五三极管Q5的发射极接地；

第一PMOS管P1的源极、第二PMOS管P2的源极、第三PMOS管P3的源极、第四PMOS管P4的源极、第五PMOS管P5的源极、第八PMOS管P8的源极、第十PMOS管P10的源极、第十二PMOS管P12的源极、第十三PMOS管P13的源极、第十六PMOS管P16的源极、第十七PMOS管P17的源极、第十八PMOS管P18的源极、第二十PMOS管P20的源极和第二十二PMOS管P22的源极连接电源。

本发明的有益效果为，通过采用最大电流选择电路来实现对两种正温度系数的电流进行选择，来与负温度系数的电压做补偿，相对于传统的方案，本发明使输出电压的温度系数更好，相对于高阶补偿电路，具有电路结构简单并且可靠性好的优点。

附图说明

图1为现有的带隙基准电路示意图；

图2为现有的带隙基准电路的输出电压波形示意图；

图3为本发明的带隙基准电路的逻辑示意图；

图4为本发明的带隙基准电路的电路原理示意图；

图5为本发明的两个基准电源输出的基准电流波形示意图；

图6为本发明的带隙基准电路输出的基准电压波形示意图。

具体实施方式

下面结合附图，详细描述本发明的技术方案：

如图3所示，本发明提出的一种带隙基准电路，其特征在于，包括第一电流基准单元、第二电流基准单元、最大电流选择电路和基准电压输出单元，所述第一电流基准单元的输出端与所述最大电流选择电路第一输入端连接，所述第二电流基准单元的输出端与所述最大电流选择电路第二输入端连接，所述最大电流选择电路的输出端与基准电压输出单元连接，所述基准电压输出单元的输出端为带隙基准电路的输出端；其中，

所述第一电流基准单元、第二电流基准单元用于分别产生一个独立的正温度系数的基准电流输出，且第一电路基准单元和第二电路基准单元的温度系数不同，第一电流基准单元产生的基准电流在低温时候具有较好的温度特性且电流值大于第二电流基准单元在低温时候产生的基准电流，第二电流基准单元产生的基准电流在高温时候具有较好的温度特性且电流值大于第一电流基准单元在高温时候产生的基准电流；

所述最大电流选择电路用于选择第一电流基准单元和第二电流基准单元产生的电流中大的一路电流输出到基准电压输出单元；

基准电压输出单元将最大电流选择电路输入的电流转换为基准电压输出。

如图4所示，所述第一电流基准单元包括第一PMOS管P1、第二PMOS管P2、第三PMOS管P3、第四PMOS管P4、第五PMOS管P5、第六PMOS管P6、第七PMOS管P7、第八PMOS管P8、第九PMOS管P9、第一NMOS管N1、第二NMOS管N2、第三NMOS管N3、第四NMOS管N4、第五NMOS管N5、第六NMOS管N6、第一三极管Q1、第二三极管Q2、第一电阻R1，

所述最大电流选择电路包括第七NMOS管N7、第八NMOS管N8、第九NMOS管N9、第十NMOS管N10、第十一NMOS管N11、第十二NMOS管N12、第十三NMOS管N13、第十四NMOS管N14、第十五NMOS管N15和第十六NMOS管N16，

所述第二电流基准单元包括第十PMOS管P10、第十一PMOS管P11、第十二PMOS管P12、第十三PMOS管P13、第十四PMOS管P14、第十五PMOS管P15、第十六PMOS管P16、第十七PMOS管P17、第十八PMOS管P18、第十九PMOS管P19、第十七NMOS管N17、第十八NMOS管N18、第十九NMOS管N19、第二十NMOS管N20、第二十一NMOS管N21、第二十二NMOS管N22、第二十三NMOS管N23、第二十四NMOS管N24、第三电阻R3、第四电阻R4、第五电阻R5、第三三极管Q3和第四三极管Q4，

所述基准电压输出单元包括第二十PMOS管P20、第二十一PMOS管P21、第二十二PMOS管P22、第二十三PMOS管P23、第二电阻R2和第五三极管Q5；其中，

第一PMOS管P1的栅极和漏极与第一NMOS管N1的漏极和第二NMOS管N2的栅极连接，第一NMOS管N1的栅极与第四PMOS管P4的漏极和栅极、第五PMOS管P5的栅极、第六PMOS管P6的源极和第八PMOS管P8的栅极连接，第二PMOS管P2的栅极和漏极与第二NMOS管N2的漏极和第三PMOS管P3的栅极连接，第三PMOS管P3漏极与第四NMOS管N4的源极、第五NMOS管N5的栅极、第六NMOS管N6的栅极和漏极连接，第四NMOS管N4的栅极和漏极与第三NMOS管N3的栅极和第七PMOS管P7的漏极连接，第三NMOS管N3的漏极与第六PMOS管P6的漏极和栅极、第七PMOS管P7的栅极和第九PMOS管P9的栅极连接，第五NMOS管N5的漏极和第三NMOS管N3的源极连接、源极与第一三极管Q1的集电极和基极连接，第一三极管Q1的发射极与第一电阻R1的一端连接，第六NMOS管N6的源极与第二三极管Q2的集电极和基极连接，第八PMOS管P8的漏极和第九PMOS管P9的源极连接；

第九PMOS管P9的漏极与第七NMOS管N7的漏极和栅极、第九NMOS管N9的栅极、第十三NMOS管N13的漏极连接，第七NMOS管N7的源极与第八NMOS管N8的栅极和漏极、第十NMOS管N10的栅极连接，第九NMOS管N9的源极和第十NMOS管N10的漏极连接，第十一NMOS管N11的栅极、第十三NMOS管N13的栅极、第十五NMOS管N15的栅极和漏极、第十一PMOS管P11的漏极、第十九PMOS管P19的漏极连接，第十一NMOS管N11的的源极和第十二NMOS管N12的漏极连接，第十二NMOS管N12的栅极、第十四NMOS管N14的栅极、第十六NMOS管N16的栅极和漏极、第十五NMOS管N15的源极连接；

第十PMOS管P10和漏极第十一PMOS管P11的源极连接，第十PMOS管P10的栅极与第十二PMOS管P12的栅极、第十三PMOS管P13的栅极和漏极、第十五PMOS管P15的源极、第二十二NMOS管N22的栅极连接，第十一PMOS管P11的栅极与第十四PMOS管P14的栅极、第十五PMOS管P15的栅极和漏极、第十八NMOS管N18的漏极连接，第十二PMOS管P12的漏极与第十四PMOS管P14的源极连接，第十四PMOS管P14的漏极与第十七NMOS管N17的漏极和栅极、第十八NMOS管N18的栅极连接，第十七NMOS管N17的源极与第十九NMOS管N19的漏极和栅极、第二十NMOS管N20的漏极、第十六PMOS管P16的漏极连接，第十八NMOS管N18的源极和第二十NMOS管N20的漏极连接，第十九NMOS管N19的源极和第三三极管Q3的集电极和基极连接，第二十NMOS管N20的源极和第四三极管Q4的集电极和基极连接，第四三极管Q4的发射极与第四电阻R4的一端连接，第十六PMOS管P16的栅极与第十七PMOS管P17的栅极和漏极、第二十一NMOS管N21的漏极连接，第二十一NMOS管N21的栅极与第十八PMOS管P18的栅极和漏极、第二十二NMOS管N22的漏极连接，第十九PMOS管P19的源极与第五电阻R5的一端连接、栅极与第四电阻R4的一端以及第二十三NMOS管N23、的漏极和栅极连接，第二十三NMOS管N23的源极与第二十四NMOS管N24的漏极和栅极连接；

第二十PMOS管P20的栅极和漏极与第二十一PMOS管P21的源极以及第二十二PMOS管P22的栅极连接，第二十一PMOS管P21的栅极和漏极与第二十三PMOS管P23的栅极、第九NMOS管N9的漏极和第十一NMOS管的漏极连接，第二十二PMOS管P22的漏极和第二十三PMOS管P23的源极连接，第二十三PMOS管P23的漏极和第二电阻R2的一端连接作为带隙基准电路的输出端，第二电阻R2的另一端与第五三极管Q5的集电极和基极连接，

第一NMOS管N1的源极、第二NMOS管N2的源极、第一电阻R1的另一端、第二电阻R2的另一端、第三电阻R3的另一端、第四电阻R4的另一端、第五电阻R5的另一端、第六电阻R6的另一端、第二三极管Q2的发射极、第三三极管Q3的发射极、第八NMOS管N8的源极、第十NMOS管N10的源极、第十二NMOS管N12的源极、第十四NMOS管N14的源极、第十六NMOS管N16的源极、第二十一NMOS管N21的源极、第二十二NMOS管N22的源极、第二十四NMOS管N24的源极和第五三极管Q5的发射极接地；

第一PMOS管P1的源极、第二PMOS管P2的源极、第三PMOS管P3的源极、第四PMOS管P4的源极、第五PMOS管P5的源极、第八PMOS管P8的源极、第十PMOS管P10的源极、第十二PMOS管P12的源极、第十三PMOS管P13的源极、第十六PMOS管P16的源极、第十七PMOS管P17的源极、第十八PMOS管P18的源极、第二十PMOS管P20的源极和第二十二PMOS管P22的源极连接电源。

本发明的工作原理为：

第一电流基准单元中启动电路的作用是防止电路上电的时候，电路进入不工作的简并状态，其工作原理如下：电路刚开始上电的时候，第一PMOS管P1和第二NMOS管N2导通，并将第二NMOS管N2的漏极电压拉低，即第三PMOS管P3的栅极电压拉低，第三PMOS管P3导通，将第五NMOS管N5的漏极电压拉高，使电流镜第五NMOS管N5、第六NMOS管N6工作进而使整个电路工作，当整个电路正常工作后，第四PMOS管P4的漏极电压升高，即第一NMOS管N1的栅极电压升高，第一NMOS管N1开启，将第二NMOS管N2的栅极拉低，第二NMOS管N2关断，进而使第二PMOS管P2、第三PMOS管P3关断。

PMOS共源共栅电流镜第四PMOS管P4、第五PMOS管P5、第六PMOS管P6、第七PMOS管P7保持两条支路电流相等，NMOS共源共栅电流镜第三NMOS管N3、第四NMOS管N4、第五NMOS管N5、第六NMOS管N6使得第一三极管Q1和第二三极管Q2的基极电压精确相等。第一电阻R1上面的电压为△V_be=V_be2-V_be1，第一电阻R1这条支路上的电流为I_R1=△V_be/R1，这是一个与绝对温度成正比的一个电流，称为PTAT（Proportional To AbsoluteTemperature）电流，输出电流通过电流镜镜像第一电阻R1上面的电流，得到输出电流I₁=I_R1。

第二电流基准单元和第一电流基准单元的工作原理相同，多了由第十九PMOS管P19、第二十三NMOS管N23、第二十四NMOS管N24、第四电阻R4和第五电阻R5组成的电流叠加电路，第二十三NMOS管N23、第二十四NMOS管N24和第四电阻R4为偏置电路，选择合适的宽长比和阻值大小，使得第四电阻R4上面的压降保证第十九PMOS管P19工作在亚阈区。工作在亚阈区的第十九PMOS管P19的漏极电流与温度的关系为指数函数，其对负温系数的三极管基极发射极电压中的高阶项有较好的补偿。第十九PMOS管P19漏极电流叠加在第十一PMOS管P11的漏极电流上面一起作为第二电流输出单元的输出，这样在高温范围内，总的电流比PTAT电流补偿效果更好。

最大电流选择电路工作原理如下：I₁和I₂为两路输入电流，假设I₁>I₂，第十一NMOS管N11、第十二NMOS管N12和第十三NMOS管N13、第十四NMOS管N14过电流镜镜像I₂电流，则第七NMOS管N7、第八NMOS管N8上面的电流为I₁-I₂，第九NMOS管N9、第十NMOS管N10镜像第七NMOS管N7、第八NMOS管N8上面的电流，即第九NMOS管N9、第十NMOS管N10上面的电流为I₁-I₂，输出Iref为第九NMOS管N9、第十NMOS管N10和第十一NMOS管N11、第十二NMOS管N12两条之路电路之和Iref=I₂+I₁-I₂=I₁；假设I₁<I₂，则第十三NMOS管N13进入了线性区，导致第七NMOS管N7进入了亚阈区，上面的电流非常小，第九NMOS管N9、第十NMOS管N10上面的电流也非常小，可以忽略不计，第十一NMOS管N11、第十二NMOS管N12镜像I2电流，输出Iref=I₂，这样就完成了对I₁和I₂中较大值的选择。

图5和图6为本发明的电流基准电路输出电流波形示意图，整体电路的工作原理如下：第一电流基准单元和第二电流基准单元分别产生两个基准电流I₁和I₂，如图5所示，I₁为PTAT电流，近似为一条直线，I₂为PTAT电流加上MOS管亚阈区的漏电流，可以看出，在高温区，I₂电流中的对温度的高阶项作用明显，变化速率高于I₁的PTAT电流，通过设置合理的电阻阻值和三极管的发射结面积大小，使得I₁、I₂于温度T₀处相交。最大电流选择电路输出为I₁、I₂中的较大值，可以看出，在T₀之前，最大电流选择电路的输出I_max=I₁，而在此温度范围内，I₁电流的补偿效果要好；在T₀之后，最大电流选择电路的输出I_max=I₂，而在此温度范围内，I₂电流的补偿效果要好，这样I_max电流输出进入基准电压输出单元中，在第二电阻R2上面产生压降V_R2，加上第五三极管Q5基极发射极电压V_be5，即为电路的输出基准电压V_ref。由上面的分析可以知道V_R2在高温区、低温区都有比较好的补偿作用，V_ref的波形如图6所示，具有比较好的温度系数。

综上可以看出，相比图1中基本的电压基准电路，本发明改进了其固有的一些缺点，输出基准电压的温度特性得到了较大的提升。

Claims (2)

1.一种带隙基准电路，其特征在于，包括第一电流基准单元、第二电流基准单元、最大电流选择电路和基准电压输出单元，所述第一电流基准单元的输出端与所述最大电流选择电路第一输入端连接，所述第二电流基准单元的输出端与所述最大电流选择电路第二输入端连接，所述最大电流选择电路的输出端与基准电压输出单元连接，所述基准电压输出单元的输出端为带隙基准电路的输出端；

所述第一电流基准单元、第二电流基准单元用于分别产生一个独立的正温度系数的基准电流输出，且第一电路基准单元和第二电路基准单元的温度系数不同，第一电流基准单元产生的基准电流在低温时候具有较好的温度特性且电流值大于第二电流基准单元在低温时候产生的基准电流，第二电流基准单元产生的基准电流在高温时候具有较好的温度特性且电流值大于第一电流基准单元在高温时候产生的基准电流；

所述最大电流选择电路用于选择第一电流基准单元和第二电流基准单元产生的电流中大的一路电流输出到基准电压输出单元；

基准电压输出单元将最大电流选择电路输入的电流转换为基准电压输出。

2.根据权利要求1所述的一种带隙基准电路，其特征在于，所述第一电流基准单元包括第一PMOS管P1、第二PMOS管P2、第三PMOS管P3、第四PMOS管P4、第五PMOS管P5、第六PMOS管P6、第七PMOS管P7、第八PMOS管P8、第九PMOS管P9、第一NMOS管N1、第二NMOS管N2、第三NMOS管N3、第四NMOS管N4、第五NMOS管N5、第六NMOS管N6、第一三极管Q1、第二三极管Q2、第一电阻R1，

所述最大电流选择电路包括第七NMOS管N7、第八NMOS管N8、第九NMOS管N9、第十NMOS管N10、第十一NMOS管N11、第十二NMOS管N12、第十三NMOS管N13、第十四NMOS管N14、第十五NMOS管N15和第十六NMOS管N16，

所述第二电流基准单元包括第十PMOS管P10、第十一PMOS管P11、第十二PMOS管P12、第十三PMOS管P13、第十四PMOS管P14、第十五PMOS管P15、第十六PMOS管P16、第十七PMOS管P17、第十八PMOS管P18、第十九PMOS管P19、第十七NMOS管N17、第十八NMOS管N18、第十九NMOS管N19、第二十NMOS管N20、第二十一NMOS管N21、第二十二NMOS管N22、第二十三NMOS管N23、第二十四NMOS管N24、第三电阻R3、第四电阻R4、第五电阻R5、第三三极管Q3和第四三极管Q4，

所述基准电压输出单元包括第二十PMOS管P20、第二十一PMOS管P21、第二十二PMOS管P22、第二十三PMOS管P23、第二电阻R2和第五三极管Q5；其中，

第一PMOS管P1的栅极和漏极与第一NMOS管N1的漏极和第二NMOS管N2的栅极连接，第一NMOS管N1的栅极与第四PMOS管P4的漏极和栅极、第五PMOS管P5的栅极、第六PMOS管P6的源极和第八PMOS管P8的栅极连接，第二PMOS管P2的栅极和漏极与第二NMOS管N2的漏极和第三PMOS管P3的栅极连接，第三PMOS管P3漏极与第四NMOS管N4的源极、第五NMOS管N5的栅极、第六NMOS管N6的栅极和漏极连接，第四NMOS管N4的栅极和漏极与第三NMOS管N3的栅极和第七PMOS管P7的漏极连接，第三NMOS管N3的漏极与第六PMOS管P6的漏极和栅极、第七PMOS管P7的栅极和第九PMOS管P9的栅极连接，第五NMOS管N5的漏极和第三NMOS管N3的源极连接、源极与第一三极管Q1的集电极和基极连接，第一三极管Q1的发射极与第一电阻R1的一端连接，第六NMOS管N6的源极与第二三极管Q2的集电极和基极连接，第八PMOS管P8的漏极和第九PMOS管P9的源极连接；

第九PMOS管P9的漏极与第七NMOS管N7的漏极和栅极、第九NMOS管N9的栅极、第十三NMOS管N13的漏极连接，第七NMOS管N7的源极与第八NMOS管N8的栅极和漏极、第十NMOS管N10的栅极连接，第九NMOS管N9的源极和第十NMOS管N10的漏极连接，第十一NMOS管N11的栅极、第十三NMOS管N13的栅极、第十五NMOS管N15的栅极和漏极、第十一PMOS管P11的漏极、第十九PMOS管P19的漏极连接，第十一NMOS管N11的的源极和第十二NMOS管N12的漏极连接，第十二NMOS管N12的栅极、第十四NMOS管N14的栅极、第十六NMOS管N16的栅极和漏极、第十五NMOS管N15的源极连接；

第十PMOS管P10和漏极第十一PMOS管P11的源极连接，第十PMOS管P10的栅极与第十二PMOS管P12的栅极、第十三PMOS管P13的栅极和漏极、第十五PMOS管P15的源极、第二十二NMOS管N22的栅极连接，第十一PMOS管P11的栅极与第十四PMOS管P14的栅极、第十五PMOS管P15的栅极和漏极、第十八NMOS管N18的漏极连接，第十二PMOS管P12的漏极与第十四PMOS管P14的源极连接，第十四PMOS管P14的漏极与第十七NMOS管N17的漏极和栅极、第十八NMOS管N18的栅极连接，第十七NMOS管N17的源极与第十九NMOS管N19的漏极和栅极、第二十NMOS管N20的漏极、第十六PMOS管P16的漏极连接，第十八NMOS管N18的源极和第二十NMOS管N20的漏极连接，第十九NMOS管N19的源极和第三三极管Q3的集电极和基极连接，第二十NMOS管N20的源极和第四三极管Q4的集电极和基极连接，第四三极管Q4的发射极与第四电阻R4的一端连接，第十六PMOS管P16的栅极与第十七PMOS管P17的栅极和漏极、第二十一NMOS管N21的漏极连接，第二十一NMOS管N21的栅极与第十八PMOS管P18的栅极和漏极、第二十二NMOS管N22的漏极连接，第十九PMOS管P19的源极与第五电阻R5的一端连接、栅极与第四电阻R4的一端以及第二十三NMOS管N23、的漏极和栅极连接，第二十三NMOS管N23的源极与第二十四NMOS管N24的漏极和栅极连接；

第二十PMOS管P20的栅极和漏极与第二十一PMOS管P21的源极以及第二十二PMOS管P22的栅极连接，第二十一PMOS管P21的栅极和漏极与第二十三PMOS管P23的栅极、第九NMOS管N9的漏极和第十一NMOS管的漏极连接，第二十二PMOS管P22的漏极和第二十三PMOS管P23的源极连接，第二十三PMOS管P23的漏极和第二电阻R2的一端连接作为带隙基准电路的输出端，第二电阻R2的另一端与第五三极管Q5的集电极和基极连接，

第一NMOS管N1的源极、第二NMOS管N2的源极、第一电阻R1的另一端、第二电阻R2的另一端、第三电阻R3的另一端、第四电阻R4的另一端、第五电阻R5的另一端、第六电阻R6的另一端、第二三极管Q2的发射极、第三三极管Q3的发射极、第八NMOS管N8的源极、第十NMOS管N10的源极、第十二NMOS管N12的源极、第十四NMOS管N14的源极、第十六NMOS管N16的源极、第二十一NMOS管N21的源极、第二十二NMOS管N22的源极、第二十四NMOS管N24的源极和第五三极管Q5的发射极接地；

第一PMOS管P1的源极、第二PMOS管P2的源极、第三PMOS管P3的源极、第四PMOS管P4的源极、第五PMOS管P5的源极、第八PMOS管P8的源极、第十PMOS管P10的源极、第十二PMOS管P12的源极、第十三PMOS管P13的源极、第十六PMOS管P16的源极、第十七PMOS管P17的源极、第十八PMOS管P18的源极、第二十PMOS管P20的源极和第二十二PMOS管P22的源极连接电源。

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