CN115167596B - 一种新型分段补偿带隙基准电路 - Google Patents

一种新型分段补偿带隙基准电路 Download PDF

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Abstract

本发明公开了一种新型分段补偿带隙基准电路，用于产生参考电压。所述分段补偿带隙基准电路包括：带隙基准电路A、带隙基准电路B。其中带隙基准电路A包括：启动电路、偏置电路、带隙基准核心电路。带隙基准电路B与带隙基准A具有相同结构。所提出新型带隙基准电路将两种常规结构结合在一起，并选择最大值作为输出。从而实现了高精度的参考电压。

Description

一种新型分段补偿带隙基准电路
技术领域
本公开涉及集成电路设计领域，具体涉及高精度带隙基准电路。
背景技术
带隙基准技术被广泛应用于模拟电路中。用作电源管理芯片(LDO、DC-DC)、数据转换系统(ADC、DAC)、监控设备等的参考电压。精密数据采集系统总是需要具有超低TC的高精度参考电压。然而，传统的基于一阶补偿的带隙基准并不能提供高精度的参考电压，因为在一个12位的ADC中，TC应该降低到10ppm/℃以下。
传统的带隙基准电路如图1。该结构利用运算放大器对输入端电压具有钳位的作用，使得三极管Q1、Q2产生一个ΔVBE的压差及具有正温度系数电压VPTAT。而三极管本身具有负温度系数电压VCTAT。通过对电阻R3进行调控，可得到一个与温度无关的参考电压VREF。传统带隙基准电压具有较好的温度相关漂移特性，温度系数一般在20ppm/℃左右。然而，由于VEB中的对数分量，这种性能改进水平仍然受到限制。
本发明内容
本发明的目的是提供一种新型分段补偿带隙基准电路用于产生高精度的带隙基准电压。
如图二所示，本发明包括：带隙基准电路A、带隙基准电路B。其中带隙基准电路A包括：启动电路、偏置电路、带隙基准核心电路。带隙基准电路B与带隙基准A具有相同结构。
所述启动电路包括晶体管MP7、晶体管MN6、晶体管MN7、电容C1；晶体管MP7源极连接电源VDD，晶体管MP7栅极与电容C1一端连接启动电压输入端，晶体管MP7漏极与晶体管MN6漏极共同连接带隙基准核心电路A，晶体管MN6栅极与电容C1一端、晶体管MN7漏极连接，晶体管MN6、集体管MN7源极接地，集体管MN7栅极与带隙基准核心电路A连接；
所述带隙基准核心电路A包括晶体管MP1、晶体管MP2、晶体管MP5、晶体管MP6、电阻R6、晶体管MN3、晶体管MN2、三极管QN1、三极管QN2、电阻R1、电阻R3、晶体管MN1、电阻R4、电阻R5、电阻R7、晶体管MN8；晶体管MP1源极、晶体管MP2源极、晶体管MN1漏极与电源连接，晶体管MP1栅极、晶体管MP2栅极、晶体管MP5漏极与电阻R6一端连接，晶体管MP1漏极与晶体管MP5源极连接，晶体管MP2漏极与晶体管MP6源极连接，晶体管MP5栅极、晶体管MP6栅极与偏置电路连接，晶体管MP6漏极、晶体管MN2漏极、晶体管MN1栅极与电阻R7一端连接，晶体管MN3漏极与电阻R6一端连接，晶体管MN3栅极、晶体管MN2栅极与偏置电路连接，晶体管MN3源极与三极管QN1集电极连接，晶体管MN2源极与三极管QN2集电极连接，三极管QN1基极与电阻R1一端连接，三极管QN1发射极、三极管QN2发射极与电阻R3一端连接，三极管QN2基极、电阻R4、电阻R5、电阻R1与启动电路连接，电阻R3一端接地，电阻R7一端与晶体管MN8栅极连接，晶体管MN8源极、漏极接地，晶体管MN1源极、电阻R4一端与基准电压输出端连接，电阻R5一端接地。
所述带隙基准电路B与所述带隙基准电路A结构对称。所提出的带隙基准电路结合了带隙基准电路A和带隙基准电路B，将其输出连接在一起。带隙基准电路A在-5℃下进行了优化；带隙基准电路B在60℃下进行了优化。
本发明有益效果在于：
1.本发明结构简单，适用于COMS工艺实现。
2.本发明利用基准电路A和基准电路B最大输出电压的结合，因此可以实现更高精度更低温漂的基准电压。
附图说明
图一为传统带隙基准电路图
图二为本发明带隙基准电路图
具体实施方式
为进一步说明本发明的技术方案，下面结合说明书附图与具体实施例做详细阐述。
一种新型分段补偿带隙基准电路，其结构如图一所示，包括带隙基准电路A、带隙基准电路B。其中带隙基准电路A包括：启动电路、偏置电路、带隙基准核心电路。带隙基准电路B与带隙基准A具有相同结构。
其中，电压偏置电路包括晶体管MP3、晶体管MP4、晶体管MN4和晶体管MN5；晶体管MP3源极连接电源VDD，晶体管MP3栅极与带隙基准核心电路A连接，晶体管MP3漏极与晶体管MP4源极连接，晶体管MP4栅极与带隙基准核心电路A连接，晶体管MP4漏极、晶体管MN4栅极、漏极同时与带隙基准核心电路A连接，晶体管MN4源极与晶体管MN5漏极、栅极连接，晶体管MN5源极接地。该模块用于产生偏置电压提供给带隙基准核心电路A。
带隙基准核心电路A由晶体管MP1、晶体管MP2、晶体管MP5、晶体管MP6、电阻R6、晶体管MN3、晶体管MN2、三极管QN1、三极管QN2、电阻R1、电阻R3、晶体管MN1、电阻R4、电阻R5、电阻R7和晶体管MN8组成；晶体管MP1源极、晶体管MP2源极、晶体管MN1漏极与电源连接，晶体管MP1栅极、晶体管MP2栅极、晶体管MP5漏极与电阻R6一端连接，晶体管MP1漏极与晶体管MP5源极连接，晶体管MP2漏极与晶体管MP6源极连接，晶体管MP5栅极、晶体管MP6栅极与偏置电路连接，晶体管MP6漏极、晶体管MN2漏极、晶体管MN1栅极与电阻R7一端连接，晶体管MN3漏极与电阻R6一端连接，晶体管MN3栅极、晶体管MN2栅极与偏置电路连接，晶体管MN3源极与三极管QN1集电极连接，晶体管MN2源极与三极管QN2集电极连接，三极管QN1基极与电阻R1一端连接，三极管QN1发射极、三极管QN2发射极与电阻R3一端连接，三极管QN2基极、电阻R4、电阻R5、电阻R1与启动电路连接，电阻R3一端接地，电阻R7一端与晶体管MN8栅极连接，晶体管MN8源极、漏极接地，晶体管MN1源极、电阻R4一端与基准电压输出端连接，电阻R5一端接地。该模块用于产生基准电压A，其值为：
由于IMP1＝IMP2且QN1/QN2比值为8，所以VR3为：
其中X代表1和2，K为玻尔兹曼常数(1.38×10-23J/K)，VG0为在0K时的带隙基准电压，T为绝对温度，η为依赖于工艺的温度常数，T0为参考温度。
其中，N为三极管面积比，本发明中取8。对公式(1)取温度的导数，可以计算出在T0＝-5℃下R3/R2的比值。
相对应的可计算出在T0＝60℃下带隙基准电路B中R23/R22的值。
当带隙基准电路A和带隙基准电路B都接通时，将MN1和MN2设定为合适的参数，使得带隙基准输出端输出带隙基准电路A和带隙基准电路B两者的较高值，则可得到一个更高精度更低温漂系数的参考电压，其值为：
VREF(T)＝MAX(VREFA(T),VREFB(T))(9)。

Claims (4)

1.一种新型分段补偿带隙基准电路，其特征在于包括：带隙基准电路A、带隙基准电路B；其中带隙基准电路A包括：启动电路A、偏置电路A、带隙基准核心电路A；带隙基准电路B包括：启动电路B、偏置电路B、带隙基准核心电路B；带隙基准电路B与带隙基准A具有相同结构；
所述启动电路A包括晶体管MP7、晶体管MN6、晶体管MN7、电容C1；晶体管MP7源极连接电源VDD，晶体管MP7栅极与电容C1一端连接启动电压输入端，晶体管MP7漏极与晶体管MN6漏极共同连接带隙基准核心电路A，晶体管MN6栅极与电容C1一端、晶体管MN7漏极连接，晶体管MN6、集体管MN7源极接地，集体管MN7栅极与带隙基准核心电路A连接；
所述偏置电路A包括晶体管MP3、晶体管MP4、晶体管MN4和晶体管MN5；晶体管MP3源极连接电源VDD，晶体管MP3栅极与带隙基准核心电路A连接，晶体管MP3漏极与晶体管MP4源极连接，晶体管MP4栅极与带隙基准核心电路A连接，晶体管MP4漏极、晶体管MN4栅极、漏极同时与带隙基准核心电路A连接，晶体管MN4源极与晶体管MN5漏极、栅极连接，晶体管MN5源极接地；
所述带隙基准核心电路A包括晶体管MP1、晶体管MP2、晶体管MP5、晶体管MP6、电阻R6、晶体管MN3、晶体管MN2、三极管QN1、三极管QN2、电阻R1、电阻R3、晶体管MN1、电阻R4、电阻R5、电阻R7、晶体管MN8；晶体管MP1源极、晶体管MP2源极、晶体管MN1漏极与电源连接，晶体管MP1栅极、晶体管MP2栅极、晶体管MP5漏极与电阻R6一端连接，晶体管MP1漏极与晶体管MP5源极连接，晶体管MP2漏极与晶体管MP6源极连接，晶体管MP5栅极、晶体管MP6栅极与偏置电路A连接，晶体管MP6漏极、晶体管MN2漏极、晶体管MN1栅极与电阻R7一端连接，晶体管MN3漏极与电阻R6一端连接，晶体管MN3栅极、晶体管MN2栅极与偏置电路A连接，晶体管MN3源极与三极管QN1集电极连接，晶体管MN2源极与三极管QN2集电极连接，三极管QN1基极与电阻R1一端连接，三极管QN1发射极、三极管QN2发射极与电阻R3一端连接，三极管QN2基极、电阻R4、电阻R5、电阻R1与启动电路A连接，电阻R3一端接地，电阻R7一端与晶体管MN8栅极连接，晶体管MN8源极、漏极接地，晶体管MN1源极、电阻R4一端与基准电压输出端连接，电阻R5一端接地；
所述启动电路B包括晶体管MP27、晶体管MN26、晶体管MN27、电容C21；晶体管MP27源极连接电源VDD，晶体管MP27栅极与电容C21一端连接启动电压输入端，晶体管MP27漏极与晶体管MN26漏极共同连接带隙基准核心电路B，晶体管MN26栅极与电容C21一端、晶体管MN27漏极连接，晶体管MN26、集体管MN27源极接地，集体管MN27栅极与带隙基准核心电路B连接；
所述偏置电路B包括晶体管MP23、晶体管MP24、晶体管MN24和晶体管MN25；晶体管MP23源极连接电源VDD，晶体管MP23栅极与带隙基准核心电路B连接，晶体管MP23漏极与晶体管MP24源极连接，晶体管MP24栅极与带隙基准核心电路B连接，晶体管MP24漏极、晶体管MN24栅极、漏极同时与带隙基准核心电路B连接，晶体管MN24源极与晶体管MN25漏极、栅极连接，晶体管MN25源极接地；
所述带隙基准核心电路B包括晶体管MP21、晶体管MP22、晶体管MP25、晶体管MP26、电阻R26、晶体管MN23、晶体管MN22、三极管QN21、三极管QN22、电阻R21、电阻R23、晶体管MN21、电阻R24、电阻R25、电阻R27、晶体管MN28；晶体管MP21源极、晶体管MP22源极、晶体管MN21漏极与电源连接，晶体管MP21栅极、晶体管MP22栅极、晶体管MP25漏极与电阻R26一端连接，晶体管MP21漏极与晶体管MP25源极连接，晶体管MP22漏极与晶体管MP26源极连接，晶体管MP25栅极、晶体管MP26栅极与偏置电路B连接，晶体管MP26漏极、晶体管MN22漏极、晶体管MN21栅极与电阻R27一端连接，晶体管MN23漏极与电阻R26一端连接，晶体管MN23栅极、晶体管MN22栅极与偏置电路B连接，晶体管MN23源极与三极管QN21集电极连接，晶体管MN22源极与三极管QN22集电极连接，三极管QN21基极与电阻R21一端连接，三极管QN21发射极、三极管QN22发射极与电阻R23一端连接，三极管QN22基极、电阻R24、电阻R25、电阻R21与启动电路B连接，电阻R23一端接地，电阻R27一端与晶体管MN28栅极连接，晶体管MN28源极、漏极接地，晶体管MN21源极、电阻R24一端与基准电压输出端连接，电阻R25一端接地。
2.根据权利要求1所述电路，其特征在于，对所述带隙基准电路A中R3/R2进行调整使得其零TC温度点位于-5℃，其输出为：
3.根据权利要求1所述电路，其特征在于，对所述带隙基准电路B中R23/R22进行调整使得其零TC温度点位于60℃，其输出为：
4.根据权利要求1所述电路，其特征在于，所述带隙基准电路输出带隙基准电路A和带隙基准电路B中较高值：
VREF(T)＝MAX(VREFA(T),VREFB(T)) (3)。
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