CN106774574B - 一种带隙基准源电路 - Google Patents

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Abstract

本发明提供了一种带隙基准源电路，在现有的带隙基准源电路的基础上，设置第一运算放大器和基准电压输出支路，所述基准电压输出支路包括串联电连接的第一PMOS管和第一双极性晶体管，所述第一运算放大器的两个输入端中的一端连接到一条所述基本支路中的双极性晶体管控制端，另一端连接到所述基准电压输出支路的第一双极性晶体管控制端；所述第一PMOS管的栅极与所述第一运算放大器的输出端连接，所述第一PMOS管的源极连接到电压VCC端，漏极为所述基准电压输出端，通过第一运算放大器实现将输出基准电压反馈至第一PMOS管上，对第一PMOS管的输出进行反馈控制，从而实现了基准电压的输出控制，解决了由于器件之间的失配而影响输出的电压的精度。

Description

一种带隙基准源电路
技术领域
本发明涉及集成电路技术领域，尤其涉及一种带隙基准源电路。
背景技术
随着科技学技术的发展进步，尤其是在集成电路领域，带隙基准源电路在模拟集成电路、及系统集成芯片中都有非常广泛的应用。如图1为现有的带隙基准源电路，包括由运算放大器A1以及两个PMOS管M1和M2构成的负反馈电路，该负反馈电路对具有正温度系数和负温度系数的双极型晶体管Q1和Q2的两条支路的电压进行负反馈，在双极型晶体管Q2的支路包括与双极型晶体管Q2串联的电阻器R1，通过运算放大器A1的输出电压来控制双极型晶体管Q1和Q2两条支路上的电流，达到对两条支路的电压进行负反馈的目的。但是，在现有的制造工艺中，并不能保证每个电子元器件的工作参数都是完全相同的，在制造过程中会存在参数的差异，而这些差异会让电路中的M1和M2之间产生失配，同时整个带隙基准源电路产生的基准电压也存在差异，导致最终输出的基准电压的输出不稳定，且精度较低。
发明内容
本发明提供了一种带隙基准源电路，旨在解决现有带隙基准源电路在调整产生基准电压过程中，会由于出现电路失配而导致输出的基准电压不稳定、精度较低的技术问题。
为解决上述技术问题，本发明提供了一种宽位累加器电路，包括：负反馈电路和具有正温度系数和负温度系数的双极性晶体管的两条基本支路，所述负反馈电路对所述两条基本支路的电压进行负反馈，以及第一运算放大器和基准电压输出支路，所述基准电压输出支路包括串联电连接的第一PMOS管和第一双极性晶体管，所述第一双极性晶体管与所述基本支路的双极性晶体管的类型相同；所述第一运算放大器的两个输入端中的一端连接到一条所述基本支路中的双极性晶体管控制端，另一端连接到所述基准电压输出支路的第一双极性晶体管控制端；所述第一PMOS管的栅极与所述第一运算放大器的输出端连接，所述第一PMOS管的源极连接到电压VCC端，漏极为所述基准电压输出端。
进一步的，所述反馈电路包括第二运算放大器、尺寸相同的第二PMOS管和第三PMOS管；所述第二PMOS管与所述第三PMOS管共栅极，且两个源极都连接到电压VCC端，两个漏极分别与所述两条基本支路中的双极性晶体管的控制端电连接，所述两条基本支路中的双极性晶体管的控制端还分别与所述第二运算放大器的两个输入端电连接，所述第二运算放大器的输出端连接到所述第二PMOS管和第三PMOS管的栅极。
进一步的，所述两条基本支路中的双极性晶体管为PNP型晶体管，所述双极性晶体管的基极和集电极均接地，发射极为所述双极性晶体管的控制端。
进一步的，未与所述第一运算放大器输入端相连的一条所述基本支路还包括一个第一调整电阻，所述第一调整电阻连接在双极性晶体管的发射极和该基本支路对应的PMOS管漏极与所述第二运算放大器的输入端的连接点之间。
进一步的，与所述第一运算放大器输入端相连的一条所述基本支路中的双极性晶体管为PNP三极管，所述未与所述第一运算放大器输入端相连的一条所述基本支路中的双极性晶体管包括N个与所述PNP三极管尺寸大小相同的三极管，N为正整数。
进一步的，所述基准电压输出支路还包括第二调整电阻，所述第二调整电阻连接在所述基准电压输出端和所述第一双极性晶体管控制端与所述第一运算放大器的输入端的连接点之间。
进一步的，所述第一双极性晶体管为与所述PNP三极管尺寸大小相同的三极管。
本发明的有益效果是：
本发明提供了一种新的带隙基准源电路，通过在现有的细带基准源电路的基础上，在其输出端上设置一个新的基准电压产生电路，包括第一运算放大器和基准电压输出支路，所述基准电压输出支路包括串联电连接的第一PMOS管和第一双极性晶体管，所述第一运算放大器的两个输入端中的一端连接到一条所述基本支路中的双极性晶体管控制端，另一端连接到所述基准电压输出支路的第一双极性晶体管控制端；所述第一PMOS管的栅极与所述第一运算放大器的输出端连接，所述第一PMOS管的源极连接到电压VCC端，漏极为所述基准电压输出端；通过设置第一运算放大器的反馈作用，使得第一晶体管的控制端的电压与两个基本支路上的双极性晶体管的控制端上的电压相等，从而避免了出现电路失配而导致输出的基准电压失调的现象，从而提高了基准电压的精准度。
在本发明中，还在两个基本支路中的其中一个支路双极性晶体管的发射极和该基本支路对应的PMOS管漏极与第二运算放大器的输入端的连接点之间设置第一调整电阻，以及在所述基准电压输出端和所述第一双极性晶体管控制端与所述第一运算放大器的输入端的连接点之间设置第二调整电阻，通过调整两个电阻之间的比例使得基准电压输出端成为具零温度系数的基准电压，进一步提高了输出基准电压的精度，也避免了第二PMOS管和第三PMOS管出现失配的问题。
附图说明
图1为现有的带隙基准源电路的结构示意图；
图2为本发明实施例提供的带隙基准源电路的电路连接示意图。
具体实施方式
下面通过具体实施方式结合附图对本发明提出的方案作进一步详细说明。
第一实施例：
请参见图2，图2为本发明实施例提供的带隙基准源电路的电路连接示意图，由图1可知，在本实施例中，本发明提供的带隙基准源电路包括：负反馈电路10、具有正温度系数和负温度系数的双极性晶体管的两条基本支路11、第一运算放大器12和基准电压输出支路13，其中，所述负反馈电路10对所述两个基本支路11的电压进行负反馈；所述基准电压输出支路13包括串联电连接的第一PMOS管131和第一双极性晶体管132，所述第一双极性晶体管132与所述基本支路11的双极性晶体管的类型相同，所述第一运算放大器12的两个输入端中的一端连接到一条所述基本支路11中的双极性晶体管控制端，另一端连接到所述基准电压输出支路13的第一双极性晶体管132控制端；所述第一PMOS管131的栅极与所述第一运算放大器12的输出端连接，所述第一PMOS管131的源极连接到电压VCC端，漏极为所述基准电压输出端。
如图2所示，所述负反馈电路10包括第二运算放大器101、第二PMOS管102和第三PMOS管103，其中所述第二PMOS管102和第三PMOS管103采用的是尺寸相同的PMOS管，这里的尺寸相同可以理解为是PMOS开关管的工作参数基本相同，所述第二PMOS管102和第三PMOS管103的栅极相互连接，两个源极也相互连接并且连接到电源的VCC端，两个漏极分别与所述两条基本支路中的双极性晶体管的控制端电连接，具体的两条基本支路分别为与第二PMOS管102连接的第一基本支路和与第三PMOS管103连接的第二基本支路，所述第二PMOS管102的漏极与第一基本支路上的第二双极性晶体管111的控制端连接，所述第三PMOS管102的漏极与第二基本支路上的第三双极性晶体管112的控制端连接。
在本实施例中，所述第二双极性晶体管111和第三双极性晶体管112的控制端还与所述第二运算放大器101的两个输出端连接，如图2所示，所述第二双极性晶体管111的控制端与第二运算放大器101的同相输入端连接，所述第三双极性晶体管112的控制端与第二运算放大器101的反相输入端连接，所述第二运算放大器101的输出端连接到所述第二PMOS管102和第三PMOS管103的栅极。
优选的，所述两个基本支路中的双极性晶体管为PNP型晶体管，所述第二双极性晶体管111和所述第三双极性晶体管112的基极和集电极均接地，发射极为所述双极性晶体管的控制端。
在本实施例中，所述两个基本支路11中的其中一条支路上还设置有第一调整电阻113，其中，所述第一调整电阻113设置在所述两个基本支路11中未与第一运算放大器12连接的一条基本支路上，并且是连接在双极性晶体管的发射极和该基本支路对应的PMOS管漏极与所述第二运算放大器101的输入端的连接点之间。
进一步的，所述未与所述第一运算放大器输入端相连的一条所述基本支路中的双极性晶体管的尺寸与所述与第一运算放大器输入端相连的所述基本支路中的双极性晶体管相同，均采用的是PNP型晶体管，并且所述未与所述第一运算放大器输入端相连的一条所述基本支路中的双极性晶体管包括N个，N为正整数，该N个PNP三极管是通过并联或者串联或者混联的方式连接在一起，优选的，PNP型晶体管为PNP三极管。
在本实施例中，所述基准电压输出支路13还包括第二调整电阻134，具体连接在所述基准电压输出端和所述第一双极性晶体管132控制端与所述第一运算放大器12的输入端的连接点之间。优选的，所述第一双极性晶体管132为PNP三极管，其尺寸与第三双极性晶体管的尺寸相同。
在本实施例中，该带隙基准电路的工作原理为：通过第二运算放大器101的作用，在其工作时两个输入端之间形成虚短的状态，使得V1和V2的电位相同，所以第一调整电阻113两端电压即是两个PNP三极管的VEB电压差。假设双极性晶体管111和双极性晶体管112均是物理上完全匹配的PNP三极管并联而成，并且双极性晶体管111的个数和双极性晶体管112的个数是1：n的比例，并且从第二PMIOS管102到第二双极型晶体管111和从第三PMOS管103到第三双极型晶体管112电流相等，均为I。则分布在第一调整电阻113上的电压VR1＝VEBQ1-VEBQ2，所以第一调整电阻113上的电压是一个和绝对温度成正比的变量，由于双极型器件的VBE电压本身是一个负温度系数，所以可以通过产生一个电压vref＝VBE+R2/R1*VTln(n)，其中，VBE为第一双极性晶体管的基极和发射极之间的电位差，VT为常数，等于带隙基准源电路的带隙电压，适当调整电阻R2和R1的比例，就可以使得vref成为具有零温度系数的基准电压，优选的，当调整至R2/R1*VTln(n)约等于17.2时，即可保证输出的基准电压是一个精度较高且相对稳定的电压值1.25V。
对于设置在第三双极性晶体管112和第一双极性晶体管132控制端之间的第一运算放大器12，在电路处于工作状态时，保证第一调整电阻113的阻值不变，也即是保持第三双极性晶体管112控制端V2上的电位不变，当基准电压输出支路13中的V3连接点的电位发生变化时，V3的电位值通过第一运算放大器12的反馈至第一PMOS管131的栅极，从而控制第一PMOS管131漏极上的电流，从而实现调整输出的基准电压，同时，在第一运算放大器12的作用下，使得两个输入端之间形成虚短的状态，使得V2和V3的电位相同，进一步的，在通过第一运算放大器12进行负反馈调整的基础上，还可以通过第二调整电阻134来实现进一步的调整，从而大大提高对基准电压输出精度的控制，简单的可以将输出的基准电压vref理解为等于V3的电位与第二调整电阻上的电压之和。
为了能实现输出基准电压的精准度更加高，优选的，本实施例选择将该电路上的第二PMOS管102和第三PMOS管103的尺寸相同，第一PMOS管131的尺寸可以选择与第二PMOS管102的相同，也可以不相同，优选的，都采用工作参数相同的PMOS管来实现，这样避免了由于PMOS管之间的参数差异导致输出的基准电压会存在差异的现象，当然，也可以选择不相同的，但是，最终输出的基准电压的精准度不是很高。
在本实施例中，上述的第一PMOS管131、第二PMOS管102和第三PMOS管103除了采用PMOS管之外，还可以采用NMOS管，这时，该电路的连接关系也应当根据NMOS管的导通条件进行相应的调整；同理双极性晶体管除了PNP三级管之外，也可以使用NPN三极管，其连接关系也应当根据NPN三极管的导通条件进行相应的调整。
综上所述，通过本发明的实施，至少存在以下有益效果：
本发明提供了一种带隙基准源电路，在现有的带隙基准源电路的基础上，设置第一运算放大器和基准电压输出支路，所述基准电压输出支路包括串联电连接的第一PMOS管和第一双极性晶体管，所述第一运算放大器的两个输入端中的一端连接到一条所述基本支路中的双极性晶体管控制端，另一端连接到所述基准电压输出支路的第一双极性晶体管控制端；所述第一PMOS管的栅极与所述第一运算放大器的输出端连接，所述第一PMOS管的源极连接到电压VCC端，漏极为所述基准电压输出端，通过第一运算放大器实现将输出基准电压反馈至第一PMOS管上，对第一PMOS管的输出进行反馈控制，从而实现了基准电压的输出控制，解决了由于器件之间的失配而影响输出的电压的精度。
进一步的，还在基准电压输出支路上设置有第二调整电电阻，通过该电阻也可实现对基准电压的进行调整，大大提高了电压的精度控制。
以上内容是结合具体的实施方式对本发明实施例所作的进一步详细说明，不能认定本发明的具体实施只局限于这些说明。对于本发明所属技术领域的普通技术人员来说，在不脱离本发明构思的前提下，还可以做出若干简单推演或替换，都应当视为属于本发明的保护范围。

Claims (7)

1.一种带隙基准源电路，包括：负反馈电路和具有正温度系数和负温度系数的双极性晶体管的两条基本支路，所述两条基本支路中的其中一条基本支路还具有一个第一调整电阻，所述第一调整电阻与该基本支路的双极性晶体管的发射极连接；所述负反馈电路对所述两条基本支路的电压进行负反馈，其特征在于，还包括：第一运算放大器和基准电压输出支路，所述基准电压输出支路包括串联电连接的第一PMOS管和第一双极性晶体管，所述第一双极性晶体管与所述基本支路的双极性晶体管的类型和尺寸相同；所述第一运算放大器的两个输入端中的一端连接到一条所述基本支路中的双极性晶体管控制端，另一端连接到所述基准电压输出支路的第一双极性晶体管控制端；所述第一PMOS管的栅极与所述第一运算放大器的输出端连接，所述第一PMOS管的源极连接到电压VCC端，漏极为基准电压输出端；所述控制端为PNP晶体管的发射极或NPN晶体管的集电极。
2.根据权利要求1所述的带隙基准源电路，其特征在于，所述负反馈电路包括第二运算放大器、尺寸相同的第二PMOS管和第三PMOS管；所述第二PMOS管与所述第三PMOS管共栅极，且两个源极都连接到电压VCC端，两个漏极分别与所述两条基本支路中的双极性晶体管的控制端电连接，所述两条基本支路中的双极性晶体管的控制端还分别与所述第二运算放大器的两个输入端电连接，所述第二运算放大器的输出端连接到所述第二PMOS管和第三PMOS管的栅极。
3.根据权利要求2所述的带隙基准源电路，其特征在于，所述两条基本支路中的双极性晶体管为PNP型晶体管，所述双极性晶体管的基极和集电极均接地，发射极为所述双极性晶体管的控制端。
4.根据权利要求3所述的带隙基准源电路，其特征在于，在未与所述第一运算放大器输入端相连的一条所述基本支路中设有所述第一调整电阻，所述第一调整电阻连接在双极性晶体管的发射极和该基本支路对应的PMOS管漏极与所述第二运算放大器的输入端的连接点之间。
5.根据权利要求4所述的带隙基准源电路，其特征在于，与所述第一运算放大器输入端相连的一条所述基本支路中的双极性晶体管为PNP三极管，所述未与所述第一运算放大器输入端相连的一条所述基本支路中的双极性晶体管包括N个与所述PNP三极管尺寸大小相同的PNP三极管，N为正整数；其中，N个所述PNP三极管通过并联或者串联或者混联的方式连接在一起。
6.根据权利要求5所述的带隙基准源电路，其特征在于，所述基准电压输出支路还包括第二调整电阻，所述第二调整电阻连接在所述基准电压输出端和所述第一双极性晶体管控制端与所述第一运算放大器的输入端的连接点之间。
7.根据权利要求6所述的带隙基准源电路，其特征在于，所述第一双极性晶体管为与所述PNP三极管尺寸大小相同的三极管。
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