CN102033561B - 电源电路 - Google Patents

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Abstract

本发明实施例公开了一种电源电路，包括：电压输出装置用于产生输出电压；寄生电阻，连接于所述电压输出装置的输出端和外界负载之间，所述寄生电阻的两端产生电压降；补偿电路，与所述电压输出装置的输出端相连，用于产生补偿电压，所述补偿电压加载到所述电压输出装置上，以抵消所述寄生电阻产生的电压降，使得在所述负载接入端获得的电压和所述电压输出装置产生的输出电压大致相等，适用于改善电源的负载调整率。

Description

电源电路
技术领域
本发明涉及电路技术领域，特别涉及一种电源电路。
背景技术
通常，芯片封装都会有键合线，对于封装采用了基板的芯片还会有基板走线，采用其它封装的芯片在从芯片键合焊盘到芯片外部的路径上也不可避免的出现其它起连接作用的走线。对于所述键合线和基板走线以及其它起连接作用的走线都存在寄生的走线电阻。
对于电源芯片来说，由于电源芯片会有多路输出，且每路输出都会带大的负载输出电流，所以封装和PCB上面的走线等带来的寄生电阻会产生比较大的电压降。随着输出电流的加大，寄生电阻会线性地产生更大的电压降，从而严重影响到电源芯片的负载调整率，偏离希望输出的额定电压。
为了改善电源芯片的负载调整率，现有技术中采用多根键合线并联，或者采用单独的键合线作反馈连线，或者采用单独的芯片管脚作为反馈连线，以有效减小键合线和基板走线对输出电压的影响，从而改善电源芯片的负载调整率。
在实现本发明的过程中，发明人发现现有技术中至少存在如下问题：
在改善电源芯片负载调整率时，可能会增加电源芯片的键合线的数目或者额外的芯片管脚，从而提高了电源芯片的成本。
发明内容
本发明的实施例提供一种电源电路，提高电源的负载调整率。
本发明提供一种电源电路，包括：电压输出装置用于产生输出电压；寄生电阻，连接于所述电压输出装置的输出端和外界负载之间，所述寄生电阻的两端产生电压降；补偿电路，与所述电压输出装置的输出端相连，用于产生补偿电压，所述补偿电压加载到所述电压输出装置上，以抵消所述寄生电阻产生的电压降，使得在所述负载接入端获得的电压和所述电压输出装置产生的输出电压大致相等。
本发明实施例电源电路，通过产生补偿电压，将所述补偿电压加载到电压输出装置上，以抵消寄生电阻产生的电压降，进而在负载接入端获得的电压和电压输出装置产生的输出电压大致相等，改善电源电路的负载调整率，降低了电源芯片的成本。
附图说明
为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其它的附图。
图1a、1b为本发明一实施例提供的装置结构示意图；
图2a、图2b为本发明实施例提供的装置结构示意图；
图3a、图3b为本发明另一实施例提供的装置结构示意图；
图4a、图4b为本发明另一实施例提供的装置结构示意图；
图5a、图5b为本发明另一实施例提供的装置结构示意图；
图6a、图6b为本发明另一实施例提供的装置结构示意图；和
图7a、图7b为本发明另一实施例提供的装置结构示意图。
具体实施方式
下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其它实施例，都属于本发明保护的范围。
为使本发明技术方案的优点更加清楚，下面结合附图和实施例对本发明作详细说明。
请参阅图1a，本实施例提供一种电源电路1，以改善负载调整率、减小电源电路因加载负载而引起希望输出的额定电压偏离较多的影响。如图1所示，电源电路1包括：电压输出装置100、连接电压输出装置100和外界负载的等效寄生电阻110、补偿电路120。电压输出装置100用于产生输出电压Vout。等效寄生电阻110两端产生压降，进而电源电路1的输出电压偏离输出电压Vout。可以理解，在电源电路1中，等效寄生电阻110可以理解为：由实际电压产生电路和外界负载之间的芯片封装、PCB连线等影响，进而带来的阻抗。
补偿电路120连接在电压输出装置100的输出端，用于产生补偿电压。该补偿电压加载到电压输出装置100的输出端上，以抵消寄生电阻110产生的压降，进而在负载接入端获得的电压和电压输出装置产生的输出电压大致相等。可以理解。这里的大致相等可以理解为在负载接入端获得的电压等于或近似等于输出电压Vout，近似等于可视为在一定的范围相等，如20％的域度内变化。本发明实施例中。电压输出装置100输出端连接补偿电路120，通过补偿电路120将补偿电压加载到电压输出100装置输出端，进而在电源电路1的输出端可以获得已抵消寄生电阻110带来的压降后的输出电压Vout，进而改善了电源电路1的负载调整率，降低了电源芯片的成本。可以理解这里的补偿电路120可以通过耦合等各种电性连接方式与电压输入装置直接或间接连接。
为方便叙述，本申请文件说明书各实施例所提到的输出电压Vout都是指在电压输出装置100的输出端产生的，且未受到补偿电路120和寄生电阻影响的电压。实际上，电压输出装置100的输出端产生的电压是：输出电压Vout、补偿电路120提供的电压和等效寄生电阻提供的电压三者之和。
结合参考附图1b，在本发明的实施例中，可以以LDO(Low DropoutRegulator，低压差线性稳压器)为例进行说明。在其他附图中，虚线框内部分可以表示电源电路1，也可以将电源电路1看作为电源芯片。电源芯片内部的键合线和基板走线以及其它起连接作用的走线上的总的寄生电阻可以理解为等效寄生电阻110，即寄生电阻Rpar。补偿电路包括第一电阻和补偿电流产生电路，第一电阻连接于所述电压输出装置的输出端与所述补偿电流产生电路之间，其中：补偿电流产生电路，用于产生与流经所述寄生电阻的电流成第一比例关系的补偿电流，补偿电流流经所述第一电阻后产生所述补偿电压；根据寄生电阻和第一电阻的阻值间的第二比例关系，使得补偿电压大致等于所述寄生电阻两端产生的电压。
如图1b所示的电源电路1中，与之连接的外界负载为Rload。电压输出装置100包括：参考电压Vref提供装置、运算放大器OP和第一PMOS晶体管。等效寄生电阻110为Rpar。补偿电路120包括：可选电阻R0、第一电阻R1、第二电阻R2、和补偿电流产生电路121。补偿电流产生电路121，用于产生与流经寄生电阻Rpar的电流成第一比例关系的补偿电流，所述补偿电流流经第一电阻R1后产生所述补偿电压；根据预设的寄生电阻Rpar阻值和第一电阻R1阻值的第二比例关系，使得所述补偿电压大致等于寄生电阻Rpar两端产生的电压。
运算放大器OP具有正输入端、负输入端和输出端。第一PMOS晶体管的源极连接电源电压Vin；第一PMOS晶体管(PMOS1)管的栅极与运算放大器OP的输出端连接；第一PMOS晶体管(PMOS 1)管的漏极提供输出电压Vout。运算放大器OP的负输入端与参考电压Vref提供装置连接，以接受参考电压Vref；运算放大器OP的正输入端与第一PMOS晶体管(PMOS1)管的漏极之间串联依次连接有可选电阻R0、第一电阻R1，使得运算放大器OP够成负反馈回路；运算放大器OP的正输入端还通过第二电阻R2接地。第一PMOS晶体管的漏极通过寄生电阻Rpar连接至外界负载Rload。设流过寄生电阻Rpar的电流为Iout。寄生电阻Rpar的阻值可以通过预测试或预估计等各种方式得到，这里不再赘述。补偿电流产生电路121一端连接至电阻R1和与电阻可选电阻R0的连接端A点，另一端接地，并产生补偿电流Icom，使得Icom与输出电流Iout成正比变化，Icom的值等于Iout×Rpar/R1。由于运算放大器OP的负反馈环路中，Vref的值不变，流经可选电阻R0的电流也没有变。可以理解，未增加补偿电流产生电路121和未考虑寄生电阻Rpar时，第一PMOS晶体管(PMOS1)管的漏极输出电压Vout；增加补偿电流产生电路121后，PMOS管的漏极得到的电压为Vout+R1×Icom。由于Icom的值等于Lout×Rpar/R1，因此PMOS管的漏极的电压值增加为Vout+Iout×Rpar，再进一步考虑寄生电阻Rpar的因素时，尽管寄生电阻Rpar产生电压降Iout×Rpar，PMOS管的漏极通过补偿电路(这里主要是补偿电流产生电路121和电阻R1)作进而提高的电压值等于Rpar两端产生的电压降。因此，输入负载Rload的电压等于希望获得的额定电压Vout，也即减小了寄生电阻Rpar的影响，改善了电源电路负载调整率，降低了电源芯片的成本。
如图2a和图2b所示，本实施例提供另一种电源电路，在本实施例中，补偿电路120可以进一步包括：第二PMOS晶体管、第一NMOS晶体管和第二NMOS晶体管。其中，第一PMOS晶体管、第二PMOS晶体管、第一NMOS晶体管和第二NMOS晶体管均工作于晶体管饱和区。运算放大器OP的正输入端通过相串联的可选电阻R0和第一电阻R1与第一PMOS晶体管(PMOS1)的漏极连接，可选的，可直接通过R1与第一PMOS晶体管(PMOS1)的漏极连接。OP的正输入端通过第二电阻R2接地，OP的负输入端输入参考电压Vref，OP的输出端与第一PMOS晶体管(PMOS1)的栅极连接，第一PMOS晶体管(PMOS1)的源极接收输入的电源电压Vin。第一PMOS晶体管(PMOS1)的漏极通过寄生电阻Rpar与外界负载Rload连接，进而给负载Rload提供输出电流Iout。
第二PMOS晶体管(PMOS2)与第一PMOS晶体管(PMOS1)构成电流镜且工作于晶体管饱和区。第二PMOS晶体管(PMOS2)的栅极与第一PMOS晶体管(PMOS1)的栅极连接，第二PMOS晶体管(PMOS2)的源极与第一PMOS晶体管(PMOS1)的源极连接。第二PMOS晶体管(PMOS2)的漏极与第二NMOS晶体管(NMOS2)的源极连接。
第一NMOS晶体管(NMOS1)与第二NMOS晶体管(NMOS2)构成电流镜。第一NMOS晶体管(NMOS1)的源极通过电阻R1与第一PMOS晶体管(PMOS1)的漏极连接；第一NMOS晶体管(NMOS1)的漏极接地；第一NMOS晶体管(NMOS1)的栅极与第二NMOS晶体管(NMOS2)的栅极连接。第二NMOS晶体管(NMOS2)的漏极也接地。其中，第二PMOS晶体管(PMOS2)的宽长比为第一PMOS晶体管(PMOS1)的宽长比的K倍，因此流过第二PMOS晶体管(PMOS2)的漏源电流为流过第一PMOS晶体管(PMOS1)漏源电流的K倍。这里流过第一PMOS晶体管(PMOS1)的漏源电流等于流过负载Rload的电流Iout与流过R1的电流之和。而在实际电源电路中，需要输出的负载的Iout远大于流过R1的电流，以至于流过第一PMOS晶体管(PMOS1)的漏源电流可以近视取值为流过负载Rload的电流Iout。因此流过第二PMOS晶体管(PMOS2)的漏源电流为K×Iout。第一NMOS晶体管(NMOS1)的宽长比为第二NMOS晶体管(NMOS2)的宽长比的J倍，因此流过第一NMOS晶体管(NMOS1)的漏源电流是流过第二NMOS晶体管(NMOS2)漏源电流的J倍。而流过第二PMOS晶体管(PMOS2)的漏源电流等于流过第二NMOS晶体管(NMOS2)的漏源电流，因此流过第一NMOS晶体管(NMOS1)的漏源电流为流过第一PMOS晶体管(PMOS1)电流的K×J倍，为K×J×Iout。设置J×K＝Rpar/R1，其中J、K为自然数，Rpar为寄生电阻阻值，R1为第一电阻阻值。由电路分析可知：当增加补偿电路后，且未考虑寄生电阻Rpar影响时，第一PMOS晶体管(PMOS1)漏极电压为：
Vref×[(R1+R0)/R2]+Vref+J×K×Iout×R1
由于增加补偿电路后，第一PMOS晶体管(PMOS1)漏极的电压增加的值为K×J×Iout×R1。可预设J×K＝Rpar/R1，因此，增加补偿电路后，第一PMOS晶体管(PMOS1)漏极的电压增加增加了Iout×Rpar。进一步考虑寄生电阻Rpar的影响，由于寄生电阻Rpar产生的电压降也为Iout×Rpar，所以增加补偿电路后，第一PMOS晶体管(PMOS1)漏极电压升高的值等于寄生电阻Rpar产生的电压降。因此负载Rload的输入的电压就是实际希望获得的额定电压Vout，即Vref×[(R1+R0)/R2]+Vref。可见增加补偿电路后，减小了寄生电阻Rpar对负载调整率的影响。
图2b相对于图2a，减少了可选电阻R0。进而当增加补偿电路后，且未考虑寄生电阻Rpar影响时，第一PMOS晶体管(PMOS1)漏极电压为：
Vref×(R1/R2)+Vref+J×K×Iout×R1。由于预设J×K＝Rpar/R1，可见增加补偿电路后第一PMOS晶体管(PMOS1)漏极电压值增加了Iout×Rpar。进一步考虑寄生电阻Rpar影响时，Rpar产生的电压降为Iout×Rpar。补偿电路提供的电压与寄生电阻Rpar的电压降经抵消后。负载Rload上输入电压为Vref×(R1/R2)+Vref，可见，增加补偿电路后，减小了寄生电阻Rpar对负载调整率的影响。
本发明实施例揭露的电源电路中，通过在电源电路内部增加的补偿电路来增加输出电压，以补偿寄生电阻上产生的电压降，从而能够在不增加电源芯片成本的同时提高电源的负载调整率，降低了电源芯片的成本。
如图3a，本实施例提供一种电源电路1，第一PMOS晶体管(PMOS1)和第二PMOS晶体管(PMOS2)工作于晶体管线性区。相对于图2a，图3a所示实施例中，在第一PMOS晶体管(PMOS1)漏极和地之间还并联接入第四PMOS晶体管(PMOS4)和电流源，第一PMOS晶体管(PMOS1)漏极与第四PMOS晶体管(PMOS4)源极相连；在第二PMOS晶体管(PMOS2)漏极和第二NMOS晶体管(NMOS2)之间还并联接入PMOS5，第二PMOS晶体管(PMOS2)漏极与第四PMOS晶体管(PMOS4)源极相连；第四PMOS晶体管(PMOS4)和PMOS5的栅极连接。同样可以理解，本实施例中运算放大器OP的正输入端通过相串联的可选电阻R0和R1、或者通过R1与第一PMOS晶体管(PMOS1)的漏极连接，OP的正输入端通过R2接地，OP的负输入端与参考电压Vref连接，OP的输出端与第一PMOS晶体管(PMOS1)的栅极连接，第一PMOS晶体管(PMOS1)的源极与电源电压Vin连接，第一PMOS晶体管(PMOS1)的漏极通过寄生电阻Rpar输出电压至负载。可以理解，第二PMOS晶体管(PMOS2)的漏极与PMOS5的源极连接，PMOS5的漏极与第二NMOS晶体管(NMOS2)的源极连接；第一PMOS晶体管(PMOS1)的漏极与第四PMOS晶体管(PMOS4)的源极连接，第四PMOS晶体管(PMOS4)的漏极通过电流源接地；PMOS5的栅极与第四PMOS晶体管(PMOS4)的栅极和漏极连接。从而，第四PMOS晶体管(PMOS4)与PMOS5构成电流镜，确保了第一PMOS晶体管(PMOS1)和第二PMOS晶体管(PMOS2)的漏极电压大致相等，从而使第一PMOS晶体管(PMOS1)和第二PMOS晶体管(PMOS2)的栅、源、漏三端的电压相同，保证了第二PMOS晶体管(PMOS2)可以镜像第一PMOS晶体管(PMOS1)的电流；
PMOS5的漏极与第二NMOS晶体管(NMOS2)的源极连接，第一NMOS晶体管(NMOS1)与第二NMOS晶体管(NMOS2)构成电流镜，第一NMOS晶体管(NMOS1)的源极通过R1生产补偿电压提供给第一PMOS晶体管(PMOS1)的漏极；其中，假设第二PMOS晶体管(PMOS2)的宽长比为第一PMOS晶体管(PMOS1)的宽长比的K倍，因此流过第二PMOS晶体管(PMOS2)的电流为流过第一PMOS晶体管(PMOS1)电流的K倍。同样由于流过第一PMOS晶体管(PMOS1)的漏源电流可以近视取值为Iout，因此流过第二PMOS晶体管(PMOS2)的电流为K×Iout；假设第一NMOS晶体管(NMOS1)的宽长比为第二NMOS晶体管(NMOS2)的宽长比的J倍，因此流过第一NMOS晶体管(NMOS1)的电流是流过第二NMOS晶体管(NMOS2)电流的J倍，而流过第二PMOS晶体管(PMOS2)的电流等于流过第二NMOS晶体管(NMOS2)的电流，因此流过第一NMOS晶体管(NMOS1)的电流为流过第一PMOS晶体管(PMOS1)电流的K×J倍，为K×J×Iout。预设J×K＝Rpar/R1，其中，Rpar可预先测定。
如图3a所示，当增加补偿电路后，且未考虑寄生电阻Rpar影响时，第一PMOS晶体管(PMOS1)漏极电压＝Vref×[(R1+R0)/R2]+Vref+J×K×Iout×R1。由于J×K＝Rpar/R1，可见，补偿电路提供的电压增加值是Iout×Rpar。进一步考虑考虑寄生电阻Rpar的影响，显然Rpar产生的电压降为Iout×Rpar。所以在第一PMOS晶体管(PMOS1)漏极端，补偿电路提供的电压增加值等于Rpar产生的电压降，进而负载Rload实际输入的电压为Vref×[(R1+R0)/R2]+Vref。可见增加补偿电路后，可以减小寄生电阻Rpar对负载调整率的影响。
与图3a相比，图3b减少了可选电阻R0，当增加补偿电路后，且未考虑寄生电阻Rpar影响时，第一PMOS晶体管(PMOS1)漏极电压为：
Vref×(R1/R2)+Vref+J×K×Iout×R1。预设J×K＝Rpar/1，因此，增加补偿电路后，第一PMOS晶体管(PMOS1)漏极电压的值增加了Iout×Rpar。而Rpar实际上产生的电压降为Iout×Rpar，可见，第一PMOS晶体管(PMOS1)漏极电压的电压升高的值等于Rpar产生的电压降，如果载Rload上的电压为Vref×(R1/R2)+Vref，从而可以减小寄生电阻Rpar对负载调整率的影响。从而能够在不增加电源芯片成本的同时提高电源的负载调整率。
与图2a不同，如图4a所示的电源电路中，第一PMOS晶体管(PMOS1)和第二PMOS晶体管(PMOS2)工作于线性区。为确保第一PMOS晶体管(PMOS1)和第二PMOS晶体管(PMOS2)的漏极电压大致相等，通过在第一PMOS晶体管(PMOS1)和第二PMOS晶体管(PMOS2)的漏极之间引入箝位电压电路。本实施例中箝位电压电路使用运放反馈电路完成其箝位电压功能，具体包括一运算放大器OP1和第三PMOS晶体管。第一PMOS晶体管(PMOS1)的的漏极与运算放大器OP1的正输入端连接，第二PMOS晶体管(PMOS2)的漏极与OP1的负输入端连接。第三PMOS晶体管(PMOS3)的栅极与OP1的输出端连接，第三PMOS晶体管(PMOS3)的源极与第二NMOS晶体管(NMOS2)的漏极连接，第三PMOS晶体管(PMOS3)的漏极与第二NMOS晶体管(NMOS2)的源极连接。从而，OP1和第三PMOS晶体管(PMOS3)构成负反馈箝位电路，确保了第一PMOS晶体管(PMOS1)和第二PMOS晶体管(PMOS2)的漏端电压大致相等，从而使第一PMOS晶体管(PMOS1)和第二PMOS晶体管(PMOS2)的栅、源、漏三端的电压相同，保证了第一PMOS晶体管(PMOS1)和第二PMOS晶体管(PMOS2)工作于线性区时，第二PMOS晶体管(PMOS2)可以镜像第一PMOS晶体管(PMOS1)的电流。类似的本实施例中，运算放大器OP的正输入端通过相串联的可选电阻R0和R1、或者通过R1与第一PMOS晶体管(PMOS1)的漏极连接，OP的正输入端通过R2接地，OP的负输入端与参考电压Vref连接，OP的输出端与第一PMOS晶体管(PMOS 1)的栅极连接，第一PMOS晶体管(PMOS1)的源极与输入电压Vin连接，第一PMOS晶体管(PMOS1)的漏极与寄生电阻Rpar连接，输出电压至负载。第二PMOS晶体管(PMOS2)的漏极通过第三PMOS晶体管(PMOS3)与第二NMOS晶体管(NMOS2)的源极连接，第一NMOS晶体管(NMOS1)与第二NMOS晶体管(NMOS2)构成电流镜，第一NMOS晶体管(NMOS1)的源极通过R1与Vout连接；其中，第二PMOS晶体管(PMOS2)的宽长比为第一PMOS晶体管(PMOS1)的宽长比的K倍，因此流过第二PMOS晶体管(PMOS2)的漏源电流为流过第一PMOS晶体管(PMOS1)漏源电流的K倍，由于流过第一PMOS晶体管(PMOS1)的漏源电流可以近似为Iout，因此流过第二PMOS晶体管(PMOS2)的电流为K×Iout；第一NMOS晶体管(NMOS1)的宽长比为第二NMOS晶体管(NMOS2)的宽长比的J倍，因此流过第一NMOS晶体管(NMOS1)的漏源电流是流过第二NMOS晶体管(NMOS2)漏源电流的J倍，而流过第二PMOS晶体管(PMOS2)的漏源电流等于流过第二NMOS晶体管(NMOS2)的漏源电流，因此流过第一NMOS晶体管(NMOS1)的漏源电流为流过第一PMOS晶体管(PMOS1)漏源电流的K×J倍，为K×J×Iout，且J×K＝Rpar/R1。
图4a中，当增加补偿电路后，且未考虑寄生电阻Rpar影响时，第一PMOS晶体管(PMOS1)漏极电压为：Vref×[(R1+R0)/R2]+Vref+J×K×Iout×R1，预设置J×K＝Rpar/R1。因此，通过R1和第一NMOS晶体管(NMOS1)提供的补偿电流，第一PMOS晶体管(PMOS1)的漏极输出的电压值增加了Iout×Rpar。实际上由于寄生电阻Rpar的影响，负载输入端产生的电压降为Iout×Rpar，所以升高的电压等于Rpar产生的电压降抵消后，负载Rload输入电压为Vref×[(R1+R0)/R2]+Vref，可见，通过引入补偿电路后，减小了Rpar对负载调整率的影响。
与图4a相比，图4b减少了可选电阻R0，则当增加补偿电路后，且未考虑寄生电阻Rpar影响时，第一PMOS晶体管(PMOS1)漏极电压为：
Vref×(R1/R2)+Vref+J×K×Iout×R1，由于J×K＝Rpar/R1，因此，增加补偿电路后，第一PMOS晶体管(PMOS1)漏极电压值增加了Iout×Rpar。而由于实际存在的寄生电阻Rpar的影响，Rpar产生的电压降也为Iout×Rpar。所以增加补偿电路后，第一PMOS晶体管(PMOS1)漏极电压升高的值等于Rpar产生的电压降。可见，此时负载Rload上的电压为Vref×(R1/R2)+Vref，减少了Rpar对负载调整率的影响。
本发明实施例改善电源负载调整率的装置，本发明实施例通过在电源芯片内部增加的电路来增加输出电压，以补偿寄生电阻上产生的电压降，从而能够在不增加电源芯片成本的同时提高电源的负载调整率。
如图5a所示，本实施例提供一种电源电路，通过将补偿电路连接在电压输出装置的输入端，用于产生补偿电压。进而将该补偿电压加载到电压输出装置的输入端上，进一步影响电压输出装置的输出端电压。使得将补偿电压输出装置的输出端增加的电压，可以抵消寄生电阻产生的压降，进而在负载接入端获得的电压等于或近似等于希望输出的额定电压。
具体的，在本实施例电源电路中，电源电路包括：电压输出装置、连接电压输出装置和外界负载的等效寄生电阻和补偿电路。其中，电压输出装置由运算放大器OP和第一PMOS晶体管组成。运算放大器OP包括正输入端、负输入端和输出端；第一PMOS晶体管栅极连接运算放大器OP的输出端，第一PMOS晶体管源极连接电源电压Vin，第一PMOS晶体管漏极通过一电阻R1连接至运算放大器OP正输入端，并且运算放大器OP正输入端还通过一电阻R1接地。运算放大器OP负输入端接入参考电压。可见当运算放大器OP负输入端电压增加一定值时，运算放大器OP正输入端电压也会增加一定值，进而使得第一PMOS晶体管漏极的输出电压提高一定值。本实施例中寄生电阻仍用Rpar表示。第一PMOS晶体管(PMOS1)的漏极经过寄生电阻Rpar连接至负载Rload，假设电源电路工作时，通过寄生电阻Rpar的电流为Iout。
补偿电路则由第二PMOS晶体管、第一NMOS晶体管、第二NMOS晶体管、参考电压Vref1提供装置，第二运算放大器OP2、及第三电阻R3、第四电阻R4、第五电阻R5组成。
第一PMOS晶体管(PMOS1)、第二PMOS晶体管(PMOS2)、第一NMOS晶体管(NMOS1)和第一NMOS晶体管(NMOS1)均处于饱和区。第二PMOS晶体管(PMOS2)与第一PMOS晶体管(PMOS1)构成电流镜。第二PMOS晶体管(PMOS2)的源极接电源电压Vin，第二PMOS晶体管(PMOS2)的栅极和第一PMOS晶体管(PMOS1)的栅极连接。第二PMOS晶体管(PMOS2)的漏极分别与第一NMOS晶体管(NMOS1)的栅极、第二NMOS晶体管(NMOS2)的源极和栅极三者连接，第一NMOS晶体管(NMOS1)的漏极和第二NMOS晶体管(NMOS2)的漏极都接地，进而第一NMOS晶体管(NMOS1)与第二NMOS晶体管(NMOS2)构成电流镜。第一NMOS晶体管(NMOS1)的源极通过第四电阻R4与第二运算放大器OP2的输出端连接。第二运算放大器OP2的输出端输出参考电压Vref2至第二运算放大器OP2的负输入端；第一NMOS晶体管(NMOS1)的源极通过相串联的第五电阻R5和第三电阻R3接地。OP2的负输入端接入第五电阻R5和第三电阻R3之间的中点，并通过第三电阻R3接地。OP2的输出端与OP的负输入端Vref2连接。
其中，第二PMOS晶体管(PMOS2)的宽长比为第一PMOS晶体管(PMOS1)的宽长比的K倍，因此流过第二PMOS晶体管(PMOS2)漏源电流为流过第一PMOS晶体管(PMOS1)漏源电流的K倍。因流经寄生电阻Rpar的电流远大于流经R1的电流，所以第二PMOS晶体管(PMOS2)的漏源电流可近似等于流经寄生电阻Rpar的电流Iout。流过第一PMOS晶体管(PMOS1)的漏源电流是Iout，因此流过第二PMOS晶体管(PMOS2)的电流为K×Iout；第一NMOS晶体管(NMOS1)的宽长比为第二NMOS晶体管(NMOS2)的宽长比的J倍，因此流过第一NMOS晶体管(NMOS1)的漏源电流是流过第二NMOS晶体管(NMOS2)漏源电流的J倍。而流经寄生电阻Rpar的电流远大于流经R1的电流，所以第二PMOS晶体管(PMOS2)的漏源电流可近似等于流经寄生电阻Rpar的电流Iout。流过第二NMOS晶体管(NMOS2)的电流，因此流过第一NMOS晶体管(NMOS 1)的电流为K×J×Iout。预设J×K＝Rpar×R2/[(R1+R2)×R4]，其中，J、K为自然数，Rpar为寄生电阻阻值，R1为第一电阻阻值，R2为第二电阻阻值，R4为第四电阻阻值。假设工作时，第五电阻R5和第三电阻R3之间的中点电压是Vref，且Vref＝Vref2。
可见图5a中，当增加补偿电路后，且未考虑寄生电阻Rpar影响时，第一PMOS晶体管(PMOS1)漏极电压为：Vref2×[(R1+R2)/R2]，其中，
Vref2＝Vref1+Vref1×(R4+R5)/R3+K×J×Iout×R4，因此，当增加补偿电路后，且未考虑寄生电阻Rpar影响时，第一PMOS晶体管(PMOS1)漏极电压为：
(R1+R2)×(R3+R4+R5)×Vref1/(R2×R3)+(R1+R2)×K×J×Iout×R4/R2。由于预设J×K＝Rpar×R2/[(R1+R2)×R4]，
因此，第一PMOS晶体管(PMOS1)漏极电压增加了(R1+R2)×K×J×Iout×R4/R2，及增加了Iout×Rpar。而考虑到寄生电阻Rpar的影响，即Rpar产生电压降Iout×Rpar。进而第一PMOS晶体管(PMOS1)漏极电压通过补偿电路提高的电压值等于Rpar产生的电压降。两者抵消后，进而负载Rload上的电压为
(R1+R2)×(R3+R4+R5)×Vref1/(R2×R3)。可见在电源电路中，通过设置补偿电路，减小了Rpar对负载调整率的影响。
可选的，补偿电压被加载到电压输出装置的输入端，补偿电路可以只包括第四电阻R4和补偿电流产生电路(第二PMOS晶体管、第一NMOS晶体管、第二NMOS晶体管、参考电压Vref1提供装置，第二运算放大器OP2)，补偿电流产生电路通过第四电阻R4与电压输出装置的输入端连接。补偿电流产生电路(第二PMOS晶体管、第一NMOS晶体管、第二NMOS晶体管、参考电压Vref1提供装置，第二运算放大器OP2)，用于产生与流经寄生电阻的电流成第三比例关系的补偿电流，所述补偿电流流经第四电阻R4后产生所述补偿电压；根据预设的寄生电阻和第四电阻R4的阻值的第四比例关系，使得电压输出装置根据输入的补偿电压得到的输出电压大致等于寄生电阻两端产生的电压；在上述实施例中，预设的寄生电阻和第四电阻R4的阻值比例关系为：J×K＝Rpar×R2/[(R1+R2)×R4]，电压输出装置根据补偿电压得到的输出电压为：K×J×Iout×R4。
与图5a相比，图5b减少了第五电阻R5，可见当增加补偿电路后，且未考虑寄生电阻Rpar影响时，第一PMOS晶体管(PMOS1)漏极电压为：Vref2×[(R1+R2)/R2]，其中，Vref2＝Vref1+Vref1×(R4/R3)+K×J×Iout×R4，因此，
Vout＝(R1+R2)×(R3+R4)×Vref1/(R2×R3)+(R1+R2)×K×J×Iout×R4/R2。由于J×K＝Rpar×R2/[(R1+R2)×R4]，同理，第一PMOS晶体管(PMOS1)漏极电压通过补偿电路提高的电压值等于Rpar产生的电压降。在电源电路中，通过设置补偿电路，减小了Rpar对负载调整率的影响。
本发明实施例改善电源负载调整率的装置，本发明实施例通过在电源芯片内部增加的电路来增加输出电压，以补偿寄生电阻上产生的电压降，从而能够在不增加电源芯片成本的同时提高电源的负载调整率。
如图6a，本实施例提供一种电源电路，在本实施例中，第一PMOS晶体管(PMOS1)和第二PMOS晶体管(PMOS2)均处于饱和区。本电源电路中，通过将补偿电路连接在电压输出装置的输入端，用于产生补偿电压。进而将该补偿电压加载到电压输出装置的输入端上，进一步影响电压输出装置的输出端电压。进而减小Rpar对负载调整率的影响。具体的分析可以参见图3a。
如图6a和图6b所示，运算放大器OP的正输入端通过R1与第一PMOS晶体管(PMOS1)的漏极连接，OP的正输入端通过R2接地，OP的负输入端与参考电压Vref1连接，OP的输出端与第一PMOS晶体管(PMOS1)的栅极连接，第一PMOS晶体管(PMOS1)的源极与输入电压Vin连接，第一PMOS晶体管(PMOS1)的漏极与输出电压Vout连接，Vout通过寄生电阻Rpar输出至负载；
第一NMOS晶体管(NMOS1)的源极通过第四电阻R4与第二运算放大器OP2的输出端连接，第一NMOS晶体管(NMOS1)的源极通过相串联的第五电阻R5和第三电阻R3、或者通过第三电阻R3接地，OP2的负输入端通过第三电阻R3接地，OP2的输出端与OP的负输入端Vref2连接；
第二PMOS晶体管(PMOS2)的漏极与PMOS5的源极连接，PMOS5的漏极与第二NMOS晶体管(NMOS2)的源极连接；第一PMOS晶体管(PMOS1)的漏极与第四PMOS晶体管(PMOS4)的源极连接，第四PMOS晶体管(PMOS4)的漏极通过电流源接地；PMOS5的栅极与第四PMOS晶体管(PMOS4)的栅极和漏极连接。从而，第四PMOS晶体管(PMOS4)与PMOS5构成电流镜，确保了第一PMOS晶体管(PMOS1)和第二PMOS晶体管(PMOS2)的漏端电压大致相等，从而使第一PMOS晶体管(PMOS1)和第二PMOS晶体管(PMOS2)的栅、源、漏三端的电压相同，保证了第二PMOS晶体管(PMOS2)可以镜像第一PMOS晶体管(PMOS1)的电流；
第二PMOS晶体管(PMOS2)的漏极与第二NMOS晶体管(NMOS2)的源极连接，第一NMOS晶体管(NMOS1)与第二NMOS晶体管(NMOS2)构成电流镜，第一NMOS晶体管(NMOS1)的源极通过R1与Vout连接；其中，第二PMOS晶体管(PMOS2)的宽长比为第一PMOS晶体管(PMOS1)的宽长比的K倍，因此流过第二PMOS晶体管(PMOS2)的电流为流过第一PMOS晶体管(PMOS1)电流的K倍，由于流过第一PMOS晶体管(PMOS1)的电流是Iout，因此流过第二PMOS晶体管(PMOS2)的电流为K×Iout；第一NMOS晶体管(NMOS1)的宽长比为第二NMOS晶体管(NMOS2)的宽长比的J倍，因此流过第一NMOS晶体管(NMOS1)的电流是流过第二NMOS晶体管(NMOS2)电流的J倍，而流过第二PMOS晶体管(PMOS2)的电流等于流过第二NMOS晶体管(NMOS2)的电流，因此流过第一NMOS晶体管(NMOS1)的电流为流过第一PMOS晶体管(PMOS1)电流的K×J倍，为K×J×Iout，且J×K＝Rpar×R2/[(R1+R2)×R4]。
如图6a所示，当增加补偿电路后，且未考虑寄生电阻Rpar影响时，第一PMOS晶体管(PMOS1)漏极电压为：Vre2×[(R1+R2)/R2]，其中，
Vref2＝Vref1+Vref1×(R4+R5)/R3+K×J×Iout×R4，因此，
Vout＝(R1+R2)×(R3+R4+R5)×Vref1/(R2×R3)+(R1+R2)×K×J×Iout×R4/R2，而负载Rload上的电压为Vout-Iout×Rpar。由于J×K＝Rpar×R2/[(R1+R2)×R4]，因此，第一PMOS晶体管(PMOS1)漏极电压的值增加了Iout×Rpar，而Rpar产生的电压降为Iout×Rpar，第一PMOS晶体管(PMOS1)漏极电压升高的值等于Rpar产生的电压降，负载Rload上的电压为(R1+R2)×(R3+R4+R5)×Vref1/(R2×R3)，可见，减小Rpar对负载调整率的影响。
如图6b所示，当增加补偿电路后，且未考虑寄生电阻Rpar影响时，第一PMOS晶体管(PMOS1)漏极电压为：Vref2×[(R1+R2)/R2]，其中，
Vref2＝Vref1+Vref1×(R4/R3)+K×J×Iout×R4，因此，
Vout＝(R1+R2)×(R3+R4)×Vref1/(R2×R3)+(R1+R2)×K×J×Iout×R4/R2，而负载Rload上的电压为Vout-Iout×Rpar。由于J×K＝Rpar×R2/[(R1+R2)×R4]，因此，第一PMOS晶体管(PMOS1)漏极电压的值增加了Iout×Rpar，而Rpar产生的电压降为Iout×Rpar。第一PMOS晶体管(PMOS1)漏极电压升高的值等于Rpar产生的电压降，负载Rload上的电压为(R1+R2)×(R3+R4)×Vref1/(R2×R3)，可见减小消除Rpar对负载调整率的影响。
本发明实施例改善电源负载调整率的装置，本发明实施例通过在电源芯片内部增加的电路来增加输出电压，以补偿寄生电阻上产生的电压降，从而能够在不增加电源芯片成本的同时提高电源的负载调整率。
如图7a所示，本实施例提供一种电源电路，在本实施例中，第一PMOS晶体管(PMOS1)和第二PMOS晶体管(PMOS2)均处于饱和区。运算放大器OP的正输入端通过R1与第一PMOS晶体管(PMOS1)的漏极连接，OP的正输入端通过R2接地，OP的负输入端与参考电压Vref1连接，OP的输出端与第一PMOS晶体管(PMOS1)的栅极连接，第一PMOS晶体管(PMOS1)的源极与输入电压Vin连接，第一PMOS晶体管(PMOS1)的漏极通过寄生电阻Rpar输出电压至负载；
第一NMOS晶体管(NMOS1)的源极通过第四电阻R4与第二运算放大器OP2的输出端连接，第一NMOS晶体管(NMOS1)的源极通过相串联的第五电阻R5和第三电阻R3、或者通过第三电阻R3接地，OP2的负输入端通过第三电阻R3接地，OP2的输出端与OP的负输入端Vref2连接；
第一PMOS晶体管(PMOS1)漏极电压与运算放大器OP1的正输入端连接，OP1的负输入端与第二PMOS晶体管(PMOS2)的漏极以及第三PMOS晶体管(PMOS3)的源极连接，OP1的输出端与第三PMOS晶体管(PMOS3)的栅极连接，第三PMOS晶体管(PMOS3)的漏极与第二NMOS晶体管(NMOS2)的源极连接。从而，OP1和第三PMOS晶体管(PMOS3)构成负反馈箝位电路，确保了第一PMOS晶体管(PMOS1)和第二PMOS晶体管(PMOS2)的漏端电压大致相等，从而使第一PMOS晶体管(PMOS1)和第二PMOS晶体管(PMOS2)的栅、源、漏三端的电压相同，保证了第二PMOS晶体管(PMOS2)可以镜像第一PMOS晶体管(PMOS1)的电流；
第二PMOS晶体管(PMOS2)的漏极与第二NMOS晶体管(NMOS2)的源极连接，第一NMOS晶体管(NMOS1)与第二NMOS晶体管(NMOS2)构成电流镜，第一NMOS晶体管(NMOS1)的源极通过R1与Vout连接；其中，第二PMOS晶体管(PMOS2)的宽长比为第一PMOS晶体管(PMOS1)的宽长比的K倍，因此流过第二PMOS晶体管(PMOS2)的电流为流过第一PMOS晶体管(PMOS1)电流的K倍，由于流过第一PMOS晶体管(PMOS1)的电流是Iout，因此流过第二PMOS晶体管(PMOS2)的电流为K×Iout；第一NMOS晶体管(NMOS1)的宽长比为第二NMOS晶体管(NMOS2)的宽长比的J倍，因此流过第一NMOS晶体管(NMOS1)的电流是流过第二NMOS晶体管(NMOS2)电流的J倍，而流过第二PMOS晶体管(PMOS2)的电流等于流过第二NMOS晶体管(NMOS2)的电流，因此流过第一NMOS晶体管(NMOS1)的电流为流过第一PMOS晶体管(PMOS1)电流的K×J倍，为K×J×Iout，且J×K＝Rpar×R2/[(R1+R2)×R4]。
如图7a所示，当增加补偿电路后，且未考虑寄生电阻Rpar影响时，第一PMOS晶体管(PMOS1)漏极电压为：Vref2×[(R1+R2)/R2]，其中，
Vref2＝Vref1+Vref1×(R4+R5)/R3+K×J×Iout×R4，因此，
Vout＝(R1+R2)×(R3+R4+R5)×Vref1/(R2×R3)+(R1+R2)×K×J×Iout×R4/R2，而负载Rload上的电压为Vout-Iout×Rpar。由于J×K＝Rpar×R2/[(R1+R2)×R4]，因此，第一PMOS晶体管(PMOS1)漏极电压增加了Iout×Rpar，而Rpar产生的电压降为Iout×Rpar，第一PMOS晶体管(PMOS1)漏极电压升高的值等于Rpar产生的电压降，负载Rload上的电压为(R1+R2)×(R3+R4+R5)×Vref1/(R2×R3)，从而可以减小Rpar对负载调整率的影响。
如图7b所示，当增加补偿电路后，且未考虑寄生电阻Rpar影响时，第一PMOS晶体管(PMOS1)漏极电压为：Vref2×[(R1+R2)/R2]，其中，
Vref2＝Vref1+Vref1×(R4/R3)+K×J×Iout×R4，因此，
Vout＝(R1+R2)×(R3+R4)×Vref1/(R2×R3)+(R1+R2)×K×J×Iout×R4/R2，而负载Rload上的电压为Vout-Iout×Rpar。由于J×K＝Rpar×R2/[(R1+R2)×R4]，因此，第一PMOS晶体管(PMOS1)漏极电压增加了Iout×Rpar，而Rpar产生的电压降为Iout×Rpar，第一PMOS晶体管(PMOS1)漏极电压升高的值等于Rpar产生的电压降，负载Rload上的电压为(R1+R2)×(R3+R4)×Vref1/(R2×R3)，从而可以减小Rpar对负载调整率的影响。
本发明实施例改善电源负载调整率的装置，本发明实施例通过在电源芯片内部增加的电路来增加输出电压，以补偿寄生电阻上产生的电压降，从而能够在不增加电源芯片成本的同时提高电源的负载调整率。
以上所述，仅为本发明的具体实施方式，但本发明的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本发明揭露的技术范围内，可轻易想到的变化或替换，都应涵盖在本发明的保护范围之内。因此，本发明的保护范围应该以权利要求的保护范围为准。

Claims (4)

1.一种电源电路，其特征在于，包括：
电压输出装置用于产生输出电压；
寄生电阻，连接于所述电压输出装置的输出端和外界负载之间，所述寄生电阻的两端产生电压降；
补偿电路，与所述电压输出装置的输出端相连，用于产生补偿电压，所述补偿电压加载到所述电压输出装置上，以抵消所述寄生电阻产生的电压降，使得在所述负载接入端获得的电压和所述电压输出装置产生的输出电压大致相等，其中，
所述补偿电路包括第一电阻和补偿电流产生电路，所述第一电阻连接于所述电压输出装置的输出端与所述补偿电流产生电路之间，其中：所述补偿电流产生电路，用于产生与流经所述寄生电阻的电流成第一比例关系的补偿电流，所述补偿电流流经所述第一电阻后产生所述补偿电压；根据所述寄生电阻和第一电阻的阻值间的第二比例关系，使得所述补偿电压大致等于所述寄生电阻两端产生的电压；
所述电压输出装置包括：参考电压提供装置、运算放大器OP和第一PMOS晶体管；其中：所述运算放大器OP具有正输入端、负输入端和输出端，第一PMOS晶体管的源极连接电源电压；第一PMOS晶体管的栅极与运算放大器OP的输出端连接；第一PMOS晶体管的漏极提供所述电压输出装置的输出电压；
运算放大器OP的负输入端与参考电压提供装置连接，以接受参考电压；运算放大器OP的正输入端与第一PMOS晶体管的漏极之间串联连接第一电阻；运算放大器OP的正输入端还通过第二电阻接公共地端，运算放大器OP的输出端与第一PMOS晶体管的栅极连接，第一PMOS晶体管的源极接收输入的电源电压，第一PMOS晶体管的漏极通过寄生电阻与外界负载连接，进而给负载提供输出电流。 
2.根据权利要求1所述的电路，其特征在于，所述补偿电流产生电路包括：第二PMOS晶体管、第一NMOS晶体管和第二NMOS晶体管；
第二PMOS晶体管的栅极与第一PMOS晶体管的栅极连接，第二PMOS晶体管的源极与第一PMOS晶体管的源极连接，第二PMOS晶体管的漏极与第二NMOS晶体管的源极连接；
第一NMOS晶体管的源极通过第一电阻R1与第一PMOS晶体管的漏极连接；第一NMOS晶体管的漏极接地；第一NMOS晶体管的栅极与第二NMOS晶体管的栅极连接，第二NMOS晶体管的漏极也接地，其中，第二PMOS晶体管的宽长比为第一PMOS晶体管的宽长比的K倍，第一NMOS晶体管的宽长比为第二NMOS晶体管的宽长比的J倍，其中，J×K＝Rpar/R1，J、K为自然数，Rpar为寄生电阻阻值，R1为第一电阻阻值。
3.根据权利要求1所述的电路，其特征在于，所述补偿电压被加载到电压输出装置的输入端，补偿电路包括第四电阻和补偿电流产生电路，所述补偿电流产生电路通过第四电阻与所述电压输出装置的输入端连接，其中：
所述补偿电流产生电路，用于产生与流经寄生电阻的电流成第三比例关系的补偿电流，所述补偿电流流经第四电阻后产生所述补偿电压；根据所述寄生电阻和第四电阻的阻值间的第四比例关系，使得电压输出装置根据输入的补偿电压得到的输出电压大致等于寄生电阻两端产生的电压。
4.根据权利要求3所述的电路，其特征在于，所述补偿电流产生电路包括第二PMOS晶体管、第一NMOS晶体管、第二NMOS晶体管、参考电压提供装置，第二运算放大器；所述补偿电路进一步包括第三电阻和第五电阻；
第二PMOS晶体管的源极接电源电压，第二PMOS晶体管的栅极和第一PMOS晶体管的栅极连接；第二PMOS晶体管的漏极分别与第一NMOS晶体管的栅极、第二 NMOS晶体管的源极和栅极三者连接，第一NMOS晶体管的漏极和第二NMOS晶体管的漏极都接地；第一NMOS晶体管的源极通过第四电阻与第二运算放大器的输出端连接；
第一NMOS晶体管的源极通过相串联的第五电阻和第三电阻接地，第二运算放大器的负输入端接入第五电阻和第三电阻之间，并通过第三电阻接地；第二运算放大器的输入端接收参考电压提供装置提供的参考电压，第二运算放大器的输出端与第一运算放大器的负输入端连接；
第二PMOS晶体管的宽长比为第一PMOS晶体管的宽长比的K倍；第一NMOS晶体管的宽长比为第二NMOS晶体管的宽长比的J倍；
其中，J×K＝Rpar×R2/[(R1+R2)×R4]，J、K为自然数，Rpar为寄生电阻阻值，R1为第一电阻阻值，R2为第二电阻阻值，R4为第四电阻阻值。 
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