CN103279163A

CN103279163A - 高电源电压抑制比无电容低压差电压调节器

Info

Publication number: CN103279163A
Application number: CN2013102173941A
Authority: CN
Inventors: 徐光磊
Original assignee: Shanghai Huahong Grace Semiconductor Manufacturing Corp
Current assignee: Shanghai Huahong Grace Semiconductor Manufacturing Corp
Priority date: 2013-06-03
Filing date: 2013-06-03
Publication date: 2013-09-04
Anticipated expiration: 2033-06-03
Also published as: CN103279163B

Abstract

本发明公开一种高电源电压抑制比无电容低压差调节器，包括误差放大器、输出级PMOS管、第一补偿电容、第一电阻及第二电阻，在误差放大器的电源电压和输出级之间引入一个增益为-1的信号通路以抵消输出级的负面影响，从而获得高电源电压抑制比，通过本发明，获得了理想的高电源电压抑制比。

Description

高电源电压抑制比无电容低压差电压调节器

技术领域

本发明关于一种无电容低压差电压调节器，特别是涉及一种高电源电压抑制比无电容低压差电压调节器。

背景技术

目前，很多诸如锁相环PLL和模数变换器ADC等越来越多的对电源参数敏感的电路对供电电源的纹波PSRR(Power Supply Rejection Ratio，电源抑制比)要求越来越高，供电电源普遍采用无电容低压差调节器(LDO regulator)。

然而，普通无电容LDO的电源抑制比(PSRR)在中频频段一般较差。图1为现有技术中一种无电容低压差调节器的电路示意图，如图1所示，该无电容低压差调节器包括误差放大器10、PMOS管MP1、补偿电容Cc、分压电阻R1、R2以及负载电容CL(负载电容可以为0)，误差放大器10接电源电压，其负输入端接参考电压Vref，输出端接PMOS管MP1栅极及补偿电容Cc，PMOS管MP1源极接电源电压，漏极接补偿电容Cc另一端，并通过串联的电阻R1、R2接地，同时输出Vout，负载电容接于PMOS管MP1漏极输出的Vout上，电阻R1、R2的中间节点接于误差放大器10的正输入端，电阻R1、R2形成电阻网络对输出电压进行采样。

在现有技术的无电容低压差电压调节器(LDO)中，输出级会引入一个密勒(Miller)补偿电容Cc来实现LDO的稳定性，因为输出级的输出VOUT对电源VDD的交流AC增益gain＝1，密勒电容Cc的引入会恶化LDO中频段的电源抑制比PSRR。

发明内容

为克服上述现有技术存在的问题，本发明的主要目的在于提供一种高电源电压抑制比无电容低压差电压调节器，其通过在误差放大器和输出级间引入一个输出VOUT对电源的交流AC增益gain＝-1的放大器来抵消输出级的负面影响，从而获得理想的高电源电压抑制比。

为达上述及其它目的，本发明提供一种高电源电压抑制比无电容低压差调节器，包括误差放大器、输出级PMOS管、第一补偿电容、第一电阻及第二电阻，在误差放大器的电源电压和输出级之间引入一个增益为-1的信号通路以抵消输出级的负面影响，从而获得高电源电压抑制比。

进一步地，在误差放大器的电源电压和输出级间引入一个输出对电源电压的中频段交流AC增益为-1的放大器来抵消输出级的负面影响。

进一步地，该误差放大器包括第一PMOS管、第二PMOS管、第三PMOS管、第四PMOS管、第一NMOS管、第二NMOS管、第三NMOS管、第四NMOS管以及第二补偿电容，该第一PMOS管、第二PMOS管、第三PMOS管、第四PMOS管源极均接于该电源电压，该第一PMOS管栅漏相接并接于该第三PMOS管栅极与该第一NMOS管漏极，该第二PMOS管栅漏相接并接于该第四PMOS管栅极及该第二NMOS管漏极，该第三PMOS管漏极接栅漏相连的该第三NMOS管的漏极，该第三NMOS管栅极接该第四NMOS管栅极，源极接地，该第四PMOS管漏极接该第一补偿电容、该输出级PMOS管栅极及该第四NMOS管漏极，该第四NMOS管源极接地，该第二补偿电容一端接于该第四PMOS管栅极，另一端接参考电压，该第一NMOS管栅极接参考电压，源极与该第二NMOS管的源极通过电流源接地，该第二NMOS管栅极接该第一电阻与该第二电阻的中间节点。

进一步地，该误差放大器包括第一PMOS管、第二PMOS管、第一NMOS管、第二NMOS管、第三NMOS管、第四NMOS管以及一电容，该第一PMOS管与该第二PMOS管源极接该电源电压，该第一PMOS管栅漏相连，并接于该第二PMOS管栅极及通过该电容接参考电压，该第一PMOS管漏极接该第三NMOS管漏极，该第三NMOS管与该第四NMOS管共栅极并接偏置电压，该第二PMOS管漏极接该第四NMOS管漏极及该输出级PMOS管栅极，该第三NMOS管源极接该第二NMOS管漏极，该第四NMOS管源极接该第一NMOS管漏极，并接于该第一补偿电容，该第一NMOS管栅极接参考电压，源极与该第二NMOS管源极通过电流源接地，该第二NMOS管栅极接该第一电阻与该第二电阻的中间节点。

与现有技术相比，本发明一种高电源电压抑制比无电容低压差电压调节器，其通过在误差放大器和输出级间引入一个输出VOUT对电源的交流AC增益gain＝-1的放大器来抵消输出级的负面影响，从而获得理想的高电源电压抑制比PSRR。

附图说明

图1为现有技术中一种无电容低压差调节器的电路示意图；

图2为本发明一种高电源电压抑制比无电容低压差调节器的电路示意图；

图3为本发明一种高电源电压抑制比无电容低压差调节器之第一较佳实施例的电路示意图；

图4为本发明一种高电源电压抑制比无电容低压差调节器之第二较佳实施例的电路示意图；

图5为本发明较佳实施例的仿真效果图。

具体实施方式

以下通过特定的具体实例并结合附图说明本发明的实施方式，本领域技术人员可由本说明书所揭示的内容轻易地了解本发明的其它优点与功效。本发明亦可通过其它不同的具体实例加以施行或应用，本说明书中的各项细节亦可基于不同观点与应用，在不背离本发明的精神下进行各种修饰与变更。

图2为本发明一种高电源电压抑制比无电容低压差调节器的电路示意图。如图2所示，本发明一种高电源电压抑制比无电容低压差调节器，包括：误差放大器20、输出级PMOS管MP1、第一补偿电容Cc1、电阻R1、R2以及负载电容RL，误差放大器20接电源电压Vdd，其负输入端接参考电压Vref，输出端接输出级PMOS管MP1栅极及第一补偿电容Cc1，输出级PMOS管MP1源极接电源电压，漏极接从第一补偿电容Cc1另一端，并通过串联的电阻R1、R2接地，同时输出Vout，负载电容CL接于输出级PMOS管MP1漏极输出的Vout上，电阻R1、R2的中间节点接于误差放大器10的正输入端，为实现高电源电压抑制比，本发明在误差放大器的电源电压Vdd和输出级Vout间引入一个增益gain＝-1的信号通路，即在误差放大器的电源电压和输出级间引入一个输出VOUT对电源Vdd的中频段交流AC增益gain＝-1的放大器来抵消输出级的负面影响，从而获得理想的高电源电压抑制比。

图3为本发明一种高电源电压抑制比无电容低压差调节器之第一较佳实施例的电路示意图。在本发明第一较佳实施例中，误差放大器20包括PMOS管P1/P2/P3/P4、NMOS管N1/N2/N3/N4以及第二补偿电容Cc2，其中PMOS管P1/P2/P3/P4源极均接于电源电压Vdd，P1栅漏相接并接于P3栅极与NMOS管N1漏极，P2栅漏相接并接于P4栅极及NMOS管N2漏极，PMOS管P3漏极接栅漏相连的NMOS管N3的漏极，NMOS管N3栅极接NMOS管N4栅极，源极接地，PMOS管P4漏极接第一补偿电容Cc1、输出级PMOS管MP1栅极及NMOS管N4漏极，N4源极接地，在此PMOS管P3/P4/N3/N4形成镜像恒流源，第二补偿电容Cc2一端接于PMOS管P4栅极，另一端接参考电压Vb，NMOS管N1栅极接参考电压Vref，源极与NMOS管N2的源极通过电流源I1接地，NMOS管N2栅极接电阻R1、R2的中间节点。

可见，本发明第一较佳实施例在误差放大器的镜像恒流源的输出PMOS管P4的栅极增加一个第二补偿电容Cc，其一端接干净的参考电压Vb，籍此引入一个增益gain＝-1的路径；由此放大器流向节点A的电流为IA＝Vdd*s*Cc，此电流被输出级作积分运算，在中频段，输出级等效为一个理想积分器而吸收所有进入节点A的电流，这样输出电压为-Vout＝IA/(s*Cc)，因此增益为Vout/Vdd＝-1；

可见，本发明第一较佳实施例可以在在中频段引入一个增益为gain＝-1的路径来抵消密勒补偿电容的影响，从而提高PSRR。

图4为本发明一种高电源电压抑制比无电容低压差调节器之第二较佳实施例的电路示意图。在本发明第二较佳实施例中，误差放大器20包括PMOS管P1/P2、NMOS管N1/N2/N3/N4以及一电容Cgd，其中，PMOS管P1/P2源极接电源电压Vdd，P1栅漏相连，并接于P2栅极及通过电容Cgd接参考电压Vc，在本发明较佳实施例中，电容Cgd等于P1的栅漏电容，P1漏极接NMOS管N3漏极，N3/N4共栅极并接偏置电压Vb，P2漏极接NMOS管N4漏极及输出级PMOS管MP1栅极，NMOS管N3源极接NMOS管N2漏极，N4源极接N1漏极，并接于第一补偿电容Cc1，NMOS管N1栅极接参考电压Vref，源极与NMOS管N2源极通过电流源I1接地，NMOS管N2栅极接电阻R1、R2的中间节点。

为减小密勒补偿电容的影响，在密勒补偿电容Cc1和输出级电源纹波导入点间增加一共栅缓冲器，本发明的补偿电容Cc1和输出级电源纹波导入点间由该缓冲器隔离，在中频段，“Add＝1”路径被传输函数为“A(Vb)＝1”的共栅缓冲器取代，因此偏置电压Vb必须足够干净；

虽然密勒补偿电容的恶化影响被共栅缓冲器隔离，但在LDO中，Mp1是个大尺寸管子，其栅漏电容Cgd较大，同样会恶化PSRR，故一样需要引入和电路实现一样的路径来抵消不良影响，同样Vc需要是个干净的参考电压。

图5为本发明较佳实施例的仿真效果图，可见，通过本发明，确实实现了高电源电压抑制比。

综上所述，本发明一种高电源电压抑制比无电容低压差电压调节器，其通过在误差放大器和输出级间引入一个输出VOUT对电源的交流AC增益gain＝-1的放大器来抵消输出级的负面影响，从而获得理想的高电源电压抑制比。

上述实施例仅例示性说明本发明的原理及其功效，而非用于限制本发明。任何本领域技术人员均可在不违背本发明的精神及范畴下，对上述实施例进行修饰与改变。因此，本发明的权利保护范围，应如权利要求书所列。

Claims

1.一种高电源电压抑制比无电容低压差调节器，包括误差放大器、输出级PMOS管、第一补偿电容、第一电阻及第二电阻，其特征在于：在误差放大器的电源电压和输出级之间引入一个增益为-1的信号通路以抵消输出级的负面影响，从而获得高电源电压抑制比。

2.如权利要求1所述的高电源电压抑制比无电容低压差调节器，其特征在于：在误差放大器的电源电压和输出级间引入一个输出对电源电压的中频段交流AC增益为-1的放大器来抵消输出级的负面影响。

3.如权利要求1所述的高电源电压抑制比无电容低压差调节器，其特征在于：该误差放大器包括第一PMOS管、第二PMOS管、第三PMOS管、第四PMOS管、第一NMOS管、第二NMOS管、第三NMOS管、第四NMOS管以及第二补偿电容，该第一PMOS管、第二PMOS管、第三PMOS管、第四PMOS管源极均接于该电源电压，该第一PMOS管栅漏相接并接于该第三PMOS管栅极与该第一NMOS管漏极，该第二PMOS管栅漏相接并接于该第四PMOS管栅极及该第二NMOS管漏极，该第三PMOS管漏极接栅漏相连的该第三NMOS管的漏极，该第三NMOS管栅极接该第四NMOS管栅极，源极接地，该第四PMOS管漏极接该第一补偿电容、该输出级PMOS管栅极及该第四NMOS管漏极，该第四NMOS管源极接地，该第二补偿电容一端接于该第四PMOS管栅极，另一端接参考电压，该第一NMOS管栅极接参考电压，源极与该第二NMOS管的源极通过电流源接地，该第二NMOS管栅极接该第一电阻与该第二电阻的中间节点。

4.如权利要求1所述的高电源电压抑制比无电容低压差调节器，其特征在于：该误差放大器包括第一PMOS管、第二PMOS管、第一NMOS管、第二NMOS管、第三NMOS管、第四NMOS管以及一电容，该第一PMOS管与该第二PMOS管源极接该电源电压，该第一PMOS管栅漏相连，并接于该第二PMOS管栅极及通过该电容接参考电压，该第一PMOS管漏极接该第三NMOS管漏极，该第三NMOS管与该第四NMOS管共栅极并接偏置电压，该第二PMOS管漏极接该第四NMOS管漏极及该输出级PMOS管栅极，该第三NMOS管源极接该第二NMOS管漏极，该第四NMOS管源极接该第一NMOS管漏极，并接于该第一补偿电容，该第一NMOS管栅极接参考电压，源极与该第二NMOS管源极通过电流源接地，该第二NMOS管栅极接该第一电阻与该第二电阻的中间节点。