JP2000047738A - シリーズレギュレータ回路 - Google Patents
シリーズレギュレータ回路Info
- Publication number
- JP2000047738A JP2000047738A JP10218811A JP21881198A JP2000047738A JP 2000047738 A JP2000047738 A JP 2000047738A JP 10218811 A JP10218811 A JP 10218811A JP 21881198 A JP21881198 A JP 21881198A JP 2000047738 A JP2000047738 A JP 2000047738A
- Authority
- JP
- Japan
- Prior art keywords
- terminal
- output
- power supply
- input
- channel mosfet
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Withdrawn
Links
Landscapes
- Continuous-Control Power Sources That Use Transistors (AREA)
Abstract
(57)【要約】
【課題】シリーズレギュレータ回路の周波数特性を改善
する。 【解決手段】シリーズレギュレータ回路５に備える中間
段増幅器５ａの特性を、負荷３に流れる電流が大きいと
きにはゲインを大きくし、負荷３に流れる電流が小さい
ときにはゲインを小さくするようにして、このシリーズ
レギュレータ回路５全体の調整ゲインを、負荷３の電流
に無関係にほぼ一定値にすることにより周波数特性を改
善し、高周波成分のリプル除去率を低下を抑制する。
する。 【解決手段】シリーズレギュレータ回路５に備える中間
段増幅器５ａの特性を、負荷３に流れる電流が大きいと
きにはゲインを大きくし、負荷３に流れる電流が小さい
ときにはゲインを小さくするようにして、このシリーズ
レギュレータ回路５全体の調整ゲインを、負荷３の電流
に無関係にほぼ一定値にすることにより周波数特性を改
善し、高周波成分のリプル除去率を低下を抑制する。
Description
【０００１】
【発明の属する技術分野】この発明は、例えば携帯用機
器などに用いられ、バッテリーなどを入力直流電源とし
て所望の安定化した直流電圧を負荷に供給するシリーズ
レギュレータ回路に関する。
器などに用いられ、バッテリーなどを入力直流電源とし
て所望の安定化した直流電圧を負荷に供給するシリーズ
レギュレータ回路に関する。
【０００２】
【従来の技術】図５は、この種のシリーズレギュレータ
回路の従来例を示す回路構成図であり、１は入力直流電
源、２はシリーズレギュレータ回路、３は負荷、４は負
荷３に並列接続された安定化コンデンサである。このシ
リーズレギュレータ回路２は、入力直流電源１の正側端
子にＰチャネルのＭＯＳＦＥＴ２１のソース端子を接続
し、ＭＯＳＦＥＴ２１のソース端子とゲート端子との間
に抵抗２２を接続し、ＭＯＳＦＥＴ２１のドレイン端子
と入力直流電源１の負側端子との間に、抵抗２３と抵抗
２４との直列接続回路を接続し、抵抗２３と抵抗２４と
の接続点の電圧と、定電圧電源２５の基準電圧
（ＶREF ）との偏差を増幅する差動増幅器２６の出力
を、図示の如くＮチャネルのＭＯＳＦＥＴ２７ａとコン
デンサ２７ｂとからなる中間段増幅器２７に入力し、中
間段増幅器２７の出力をＭＯＳＦＥＴ２１のゲート端子
に接続した構成になっている。
回路の従来例を示す回路構成図であり、１は入力直流電
源、２はシリーズレギュレータ回路、３は負荷、４は負
荷３に並列接続された安定化コンデンサである。このシ
リーズレギュレータ回路２は、入力直流電源１の正側端
子にＰチャネルのＭＯＳＦＥＴ２１のソース端子を接続
し、ＭＯＳＦＥＴ２１のソース端子とゲート端子との間
に抵抗２２を接続し、ＭＯＳＦＥＴ２１のドレイン端子
と入力直流電源１の負側端子との間に、抵抗２３と抵抗
２４との直列接続回路を接続し、抵抗２３と抵抗２４と
の接続点の電圧と、定電圧電源２５の基準電圧
（ＶREF ）との偏差を増幅する差動増幅器２６の出力
を、図示の如くＮチャネルのＭＯＳＦＥＴ２７ａとコン
デンサ２７ｂとからなる中間段増幅器２７に入力し、中
間段増幅器２７の出力をＭＯＳＦＥＴ２１のゲート端子
に接続した構成になっている。
【０００３】図５に示したシリーズレギュレータ回路２
における定常状態では、ＭＯＳＦＥＴ２１は負荷３と抵
抗２３，２４に流れる電流を供給し、抵抗２３と抵抗２
４の接続点の電圧が基準電圧（ＶREF ）にほぼ等しくな
っている。すなわち、シリーズレギュレータ回路２の出
力電圧（ＶO ）は、下記式（１）で表される。
における定常状態では、ＭＯＳＦＥＴ２１は負荷３と抵
抗２３，２４に流れる電流を供給し、抵抗２３と抵抗２
４の接続点の電圧が基準電圧（ＶREF ）にほぼ等しくな
っている。すなわち、シリーズレギュレータ回路２の出
力電圧（ＶO ）は、下記式（１）で表される。
【０００４】
【数１】 ＶO ＝ＶREF ・（Ｒ23＋Ｒ24）／Ｒ24 …（１） ここで、Ｒ23：抵抗２３の抵抗値、Ｒ24：抵抗２４の抵
抗値である。例えば、負荷３の電流、直流入力電源１の
電圧が変動したりするときには、差動増幅器２６と中間
段増幅器２７と抵抗２２とによりＭＯＳＦＥＴ２１のゲ
ート電圧を調整して、このときにも前記出力電圧
（ＶO ）がほぼ一定値になるように制御している。
抗値である。例えば、負荷３の電流、直流入力電源１の
電圧が変動したりするときには、差動増幅器２６と中間
段増幅器２７と抵抗２２とによりＭＯＳＦＥＴ２１のゲ
ート電圧を調整して、このときにも前記出力電圧
（ＶO ）がほぼ一定値になるように制御している。
【０００５】
【発明が解決しようとする課題】しかしながら従来のシ
リーズレギュレータ回路２においては、上述のＭＯＳＦ
ＥＴ２１のゲート電圧を調整する際の各要素の制御遅れ
に起因する発振現象を抑制するために、ＭＯＳＦＥＴ２
７ａのゲート端子とドレイン端子との間に位相補償用の
コンデンサ２７ｂが接続され、その結果、図６（イ），
（ロ）に示すボード線図の如くこのシリーズレギュレー
タ回路２のオープンループのゲイン，位相の高周波領域
での特性が悪くなり、前記出力電圧（ＶO ）の高周波成
分のリプル除去率が低下するという難点があった（図４
（イ）参照）。
リーズレギュレータ回路２においては、上述のＭＯＳＦ
ＥＴ２１のゲート電圧を調整する際の各要素の制御遅れ
に起因する発振現象を抑制するために、ＭＯＳＦＥＴ２
７ａのゲート端子とドレイン端子との間に位相補償用の
コンデンサ２７ｂが接続され、その結果、図６（イ），
（ロ）に示すボード線図の如くこのシリーズレギュレー
タ回路２のオープンループのゲイン，位相の高周波領域
での特性が悪くなり、前記出力電圧（ＶO ）の高周波成
分のリプル除去率が低下するという難点があった（図４
（イ）参照）。
【０００６】また、負荷３に流れる電流の大小により、
負荷３に並列接続された安定化コンデンサ４の図７に示
す如き周波数特性、特に周波数に対する等価直列抵抗に
起因して、上述のＭＯＳＦＥＴ２１のゲート電圧を調整
する際のゲインの変動を招き、その結果、シリーズレギ
ュレータ回路２の調整動作が不安定になる恐れがあり、
安定化コンデンサ４の前記等価直列抵抗に下限値を設け
る必要があった。
負荷３に並列接続された安定化コンデンサ４の図７に示
す如き周波数特性、特に周波数に対する等価直列抵抗に
起因して、上述のＭＯＳＦＥＴ２１のゲート電圧を調整
する際のゲインの変動を招き、その結果、シリーズレギ
ュレータ回路２の調整動作が不安定になる恐れがあり、
安定化コンデンサ４の前記等価直列抵抗に下限値を設け
る必要があった。
【０００７】この発明は、上記問題点を解決するシリー
ズレギュレータ回路を提供することにある。
ズレギュレータ回路を提供することにある。
【０００８】
【課題を解決するための手段】この第１の発明は、スイ
ッチング素子と出力電圧検出手段とからなる出力回路
と、前記出力電圧検出手段の検出値をフィードバック入
力する差動増幅器と、前記差動増幅器の出力を受け前記
スイッチング素子へのスイッチング信号を出力する中間
段増幅器とを少なくとも備えたシリーズレギュレータ回
路において、前記中間段増幅器は、このシリーズレギュ
レータ回路の調整ゲインを一定に保つべく、前記出力回
路のＤＣゲインの変化に応じて該中間段増幅器のゲイン
を連続的に変化させることを特徴とする。
ッチング素子と出力電圧検出手段とからなる出力回路
と、前記出力電圧検出手段の検出値をフィードバック入
力する差動増幅器と、前記差動増幅器の出力を受け前記
スイッチング素子へのスイッチング信号を出力する中間
段増幅器とを少なくとも備えたシリーズレギュレータ回
路において、前記中間段増幅器は、このシリーズレギュ
レータ回路の調整ゲインを一定に保つべく、前記出力回
路のＤＣゲインの変化に応じて該中間段増幅器のゲイン
を連続的に変化させることを特徴とする。
【０００９】第２の発明は前記第１の発明において、前
記中間段増幅器には出力電流検出手段を備え、該電流検
出手段の検出値に応じて該中間段増幅器のゲインを連続
的に変化させることを特徴とする。第３の発明は前記第
１又は第２の発明において、前記中間段増幅器のゲイン
は、前記出力回路のＤＣゲインが小さいときには大き
く、該出力回路のＤＣゲインが大きいときには小さくす
るべく、それぞれ前記出力電流検出手段の検出値に応じ
て変化させることを特徴とする。
記中間段増幅器には出力電流検出手段を備え、該電流検
出手段の検出値に応じて該中間段増幅器のゲインを連続
的に変化させることを特徴とする。第３の発明は前記第
１又は第２の発明において、前記中間段増幅器のゲイン
は、前記出力回路のＤＣゲインが小さいときには大き
く、該出力回路のＤＣゲインが大きいときには小さくす
るべく、それぞれ前記出力電流検出手段の検出値に応じ
て変化させることを特徴とする。
【００１０】第４の発明は前記第３の発明において、前
記中間段増幅器には、前記出力電流検出手段としての出
力電流検出部と、定電流源部と、該定電流源部を回路電
源として前記差動増幅器の出力と出力電流検出部の検出
値とにより前記ゲインを変化させる可変電流源部とを少
なくとも備えたことを特徴とする。
記中間段増幅器には、前記出力電流検出手段としての出
力電流検出部と、定電流源部と、該定電流源部を回路電
源として前記差動増幅器の出力と出力電流検出部の検出
値とにより前記ゲインを変化させる可変電流源部とを少
なくとも備えたことを特徴とする。
【００１１】さらに第５の発明は入力直流電源の正側端
子に第１ＰチャネルＭＯＳＦＥＴのソース端子を接続
し、第１ＰチャネルＭＯＳＦＥＴのソース端子とゲート
端子との間に第１抵抗を接続し、第１ＰチャネルＭＯＳ
ＦＥＴのドレイン端子と入力直流電源の負側端子との間
に、第２抵抗と第３抵抗との直列接続回路を接続し、第
２抵抗と第３抵抗との接続点の電圧と基準電圧
（ＶREF ）との偏差を増幅する差動増幅器の出力を中間
段増幅器に入力し、中間段増幅器の出力を第１Ｐチャネ
ルＭＯＳＦＥＴのゲート端子に接続し、第１Ｐチャネル
ＭＯＳＦＥＴのドレイン端子と入力直流電源の負側端子
との間に接続される負荷と安定化コンデンサとの並列接
続回路に所望の安定化した直流電圧を供給するシリーズ
レギュレータ回路において、前記中間段増幅器には、前
記入力直流電源の正側端子にソース端子が接続され、ゲ
ート端子が第１ＰチャネルＭＯＳＦＥＴのゲート端子に
接続される第２ＰチャネルＭＯＳＦＥＴと、第２Ｐチャ
ネルＭＯＳＦＥＴのドレイン端子と前記入力直流電源の
負側端子との間に接続される複数（ｋ）個の抵抗を直列
接続してなる電流検出抵抗と、前記入力直流電源の正側
端子にソース端子が接続され、ゲート端子にはバイアス
電圧（ＶB ）が供給される第３ＰチャネルＭＯＳＦＥＴ
と、第３ＰチャネルＭＯＳＦＥＴのドレイン端子にドレ
イン端子が接続され、ゲート端子が前記差動増幅器の出
力に接続され、ソース端子が前記入力直流電源の負側端
子に接続される第１ＮチャネルＭＯＳＦＥＴと、第３Ｐ
チャネルＭＯＳＦＥＴのドレイン端子にドレイン端子が
接続され、このドレイン端子側の第１ゲート端子が前記
差動増幅器の出力に接続され、ソース端子が前記入力直
流電源の負側端子に接続され、このソース端子側の第２
ゲート端子が前記電流検出抵抗を形成する前記ｋ個の抵
抗のそれぞれの接続点に接続され、基板を共通にして生
成される第１ＮチャネルＭＯＳＦＥＴ２直列形回路を
（ｋ−１）組と、前記入力直流電源の正側端子にソース
端子が接続され、ゲート端子が第１ＰチャネルＭＯＳＦ
ＥＴのゲート端子に接続され、ドレイン端子が第３Ｐチ
ャネルＭＯＳＦＥＴのドレイン端子に接続される第４Ｐ
チャネルＭＯＳＦＥＴと、前記入力直流電源の正側端子
にコレクタ又はソース端子が接続され、ベース端子又は
ゲート端子が第３ＰチャネルＭＯＳＦＥＴのドレイン端
子に接続されるトランジスタと、前記トランジスタのエ
ミッタ又はドレイン端子にドレイン端子が接続され、ゲ
ート端子が前記差動増幅器の出力に接続され、ソース端
子が前記入力直流電源の負側端子に接続される第２Ｎチ
ャネルＭＯＳＦＥＴと、前記トランジスタのエミッタ又
はドレイン端子にドレイン端子が接続され、このドレイ
ン端子側の第１ゲート端子が前記差動増幅器の出力に接
続され、ソース端子が前記入力直流電源の負側端子に接
続され、このソース端子側の第２ゲート端子が前記電流
検出抵抗を形成する前記ｋ個の抵抗のそれぞれの接続点
に接続され、基板を共通にして生成される第２Ｎチャネ
ルＭＯＳＦＥＴ２直列形回路を（ｋ−１）組とを備えた
ことを特徴とする。
子に第１ＰチャネルＭＯＳＦＥＴのソース端子を接続
し、第１ＰチャネルＭＯＳＦＥＴのソース端子とゲート
端子との間に第１抵抗を接続し、第１ＰチャネルＭＯＳ
ＦＥＴのドレイン端子と入力直流電源の負側端子との間
に、第２抵抗と第３抵抗との直列接続回路を接続し、第
２抵抗と第３抵抗との接続点の電圧と基準電圧
（ＶREF ）との偏差を増幅する差動増幅器の出力を中間
段増幅器に入力し、中間段増幅器の出力を第１Ｐチャネ
ルＭＯＳＦＥＴのゲート端子に接続し、第１Ｐチャネル
ＭＯＳＦＥＴのドレイン端子と入力直流電源の負側端子
との間に接続される負荷と安定化コンデンサとの並列接
続回路に所望の安定化した直流電圧を供給するシリーズ
レギュレータ回路において、前記中間段増幅器には、前
記入力直流電源の正側端子にソース端子が接続され、ゲ
ート端子が第１ＰチャネルＭＯＳＦＥＴのゲート端子に
接続される第２ＰチャネルＭＯＳＦＥＴと、第２Ｐチャ
ネルＭＯＳＦＥＴのドレイン端子と前記入力直流電源の
負側端子との間に接続される複数（ｋ）個の抵抗を直列
接続してなる電流検出抵抗と、前記入力直流電源の正側
端子にソース端子が接続され、ゲート端子にはバイアス
電圧（ＶB ）が供給される第３ＰチャネルＭＯＳＦＥＴ
と、第３ＰチャネルＭＯＳＦＥＴのドレイン端子にドレ
イン端子が接続され、ゲート端子が前記差動増幅器の出
力に接続され、ソース端子が前記入力直流電源の負側端
子に接続される第１ＮチャネルＭＯＳＦＥＴと、第３Ｐ
チャネルＭＯＳＦＥＴのドレイン端子にドレイン端子が
接続され、このドレイン端子側の第１ゲート端子が前記
差動増幅器の出力に接続され、ソース端子が前記入力直
流電源の負側端子に接続され、このソース端子側の第２
ゲート端子が前記電流検出抵抗を形成する前記ｋ個の抵
抗のそれぞれの接続点に接続され、基板を共通にして生
成される第１ＮチャネルＭＯＳＦＥＴ２直列形回路を
（ｋ−１）組と、前記入力直流電源の正側端子にソース
端子が接続され、ゲート端子が第１ＰチャネルＭＯＳＦ
ＥＴのゲート端子に接続され、ドレイン端子が第３Ｐチ
ャネルＭＯＳＦＥＴのドレイン端子に接続される第４Ｐ
チャネルＭＯＳＦＥＴと、前記入力直流電源の正側端子
にコレクタ又はソース端子が接続され、ベース端子又は
ゲート端子が第３ＰチャネルＭＯＳＦＥＴのドレイン端
子に接続されるトランジスタと、前記トランジスタのエ
ミッタ又はドレイン端子にドレイン端子が接続され、ゲ
ート端子が前記差動増幅器の出力に接続され、ソース端
子が前記入力直流電源の負側端子に接続される第２Ｎチ
ャネルＭＯＳＦＥＴと、前記トランジスタのエミッタ又
はドレイン端子にドレイン端子が接続され、このドレイ
ン端子側の第１ゲート端子が前記差動増幅器の出力に接
続され、ソース端子が前記入力直流電源の負側端子に接
続され、このソース端子側の第２ゲート端子が前記電流
検出抵抗を形成する前記ｋ個の抵抗のそれぞれの接続点
に接続され、基板を共通にして生成される第２Ｎチャネ
ルＭＯＳＦＥＴ２直列形回路を（ｋ−１）組とを備えた
ことを特徴とする。
【００１２】この発明によれば、前記負荷に流れる電流
が大きいときには、周知の如く、前記スイッチング素子
としての第１ＰチャネルＭＯＳＦＥＴの直流ゲインが小
さくなるが、このときには後述の如く、前記中間段増幅
器のゲインを大きくし、このシリーズレギュレータ回路
全体の調整ゲインをほぼ一定にして、前記出力電圧（Ｖ
O ）の高周波成分のリプル除去率の低下を抑制しつつ、
安定な調整動作を行わせる。
が大きいときには、周知の如く、前記スイッチング素子
としての第１ＰチャネルＭＯＳＦＥＴの直流ゲインが小
さくなるが、このときには後述の如く、前記中間段増幅
器のゲインを大きくし、このシリーズレギュレータ回路
全体の調整ゲインをほぼ一定にして、前記出力電圧（Ｖ
O ）の高周波成分のリプル除去率の低下を抑制しつつ、
安定な調整動作を行わせる。
【００１３】また、前記負荷に流れる電流が小さいとき
には、周知の如く、前記スイッチング素子としての第１
ＰチャネルＭＯＳＦＥＴの直流ゲインが大きくなるが、
このときには後述の如く、前記中間段増幅器のゲインを
小さくし、このシリーズレギュレータ回路全体の調整ゲ
インをほぼ一定にして、前記出力電圧（ＶO ）の高周波
成分のリプル除去率の低下を抑制しつつ、安定な調整動
作を行わせる。
には、周知の如く、前記スイッチング素子としての第１
ＰチャネルＭＯＳＦＥＴの直流ゲインが大きくなるが、
このときには後述の如く、前記中間段増幅器のゲインを
小さくし、このシリーズレギュレータ回路全体の調整ゲ
インをほぼ一定にして、前記出力電圧（ＶO ）の高周波
成分のリプル除去率の低下を抑制しつつ、安定な調整動
作を行わせる。
【００１４】
【発明の実施の形態】図１は、この発明のシリーズレギ
ュレータ回路の実施の形態例を示す回路構成図であり、
図５に示した従来例回路と同一機能を有するものには同
一符号を付している。すなわち図１において、このシリ
ーズレギュレータ回路５は入力直流電源１の正側端子に
第１ＰチャネルＭＯＳＦＥＴとしてのＭＯＳＦＥＴ２１
のソース端子を接続し、ＭＯＳＦＥＴ２１のソース端子
とゲート端子との間に第１抵抗としての抵抗２２を接続
し、ＭＯＳＦＥＴ２１のドレイン端子と入力直流電源１
の負側端子との間に、第２抵抗としての抵抗２３と第３
抵抗としての抵抗２４との直列接続回路を接続し、抵抗
２３と抵抗２４との接続点の電圧と定電圧電源２５の基
準電圧（ＶREF ）との偏差を増幅する差動増幅器２６の
出力を中間段増幅器５ａに入力し、中間段増幅器５ａの
出力をＭＯＳＦＥＴ２１のゲート端子に接続し、定電圧
電源５ｂのバイアス電圧（ＶB ）を中間段増幅器５ａに
入力する構成になっている。
ュレータ回路の実施の形態例を示す回路構成図であり、
図５に示した従来例回路と同一機能を有するものには同
一符号を付している。すなわち図１において、このシリ
ーズレギュレータ回路５は入力直流電源１の正側端子に
第１ＰチャネルＭＯＳＦＥＴとしてのＭＯＳＦＥＴ２１
のソース端子を接続し、ＭＯＳＦＥＴ２１のソース端子
とゲート端子との間に第１抵抗としての抵抗２２を接続
し、ＭＯＳＦＥＴ２１のドレイン端子と入力直流電源１
の負側端子との間に、第２抵抗としての抵抗２３と第３
抵抗としての抵抗２４との直列接続回路を接続し、抵抗
２３と抵抗２４との接続点の電圧と定電圧電源２５の基
準電圧（ＶREF ）との偏差を増幅する差動増幅器２６の
出力を中間段増幅器５ａに入力し、中間段増幅器５ａの
出力をＭＯＳＦＥＴ２１のゲート端子に接続し、定電圧
電源５ｂのバイアス電圧（ＶB ）を中間段増幅器５ａに
入力する構成になっている。
【００１５】図２は図１に示した中間段増幅器５ａの詳
細回路構成図であり、この中間段増幅器５ａには入力直
流電源１の正側端子にソース端子が接続され、ゲート端
子がＭＯＳＦＥＴ２１のゲート端子に接続される第２Ｐ
チャネルＭＯＳＦＥＴとしてのＭＯＳＦＥＴ５１と、Ｍ
ＯＳＦＥＴ５１のドレイン端子と入力直流電源１の負側
端子との間に接続される複数（ｋ＝４）個の抵抗５２，
５３，５４，５５を直列接続してなる電流検出抵抗と、
入力直流電源１の正側端子にソース端子が接続され、ゲ
ート端子には定電圧電源５ｂのバイアス電圧（ＶB ）が
供給される第３ＰチャネルＭＯＳＦＥＴとしてのＭＯＳ
ＦＥＴ５６と、ＭＯＳＦＥＴ５６のドレイン端子にドレ
イン端子が接続され、ゲート端子が差動増幅器２６の出
力に接続され、ソース端子が入力直流電源１の負側端子
に接続される第１ＮチャネルＭＯＳＦＥＴとしてのＭＯ
ＳＦＥＴ５７と、ＭＯＳＦＥＴ５６のドレイン端子にド
レイン端子が接続され、このドレイン端子側の第１ゲー
ト端子が差動増幅器２６の出力に接続され、ソース端子
が入力直流電源１の負側端子に接続され、このソース端
子側の第２ゲート端子が前記電流検出抵抗を形成する４
個の抵抗５２，５３，５４，５５のそれぞれの接続点に
接続され、基板を共通にして生成される前記ｋ−１組す
なわち３組のＮチャネルＭＯＳＦＥＴ２直列形回路５
８，５９，６０と、入力直流電源１の正側端子にソース
端子が接続され、ゲート端子がＭＯＳＦＥＴ２１のゲー
ト端子に接続され、ドレイン端子がＭＯＳＦＥＴ５６の
ドレイン端子に接続される第４ＰチャネルＭＯＳＦＥＴ
としてのＭＯＳＦＥＴ６１と、入力直流電源１の正側端
子にコレクタ端子が接続され、ベース端子がＭＯＳＦＥ
Ｔ５６のドレイン端子に接続されるＮＰＮトラントラン
ジスタ６２と、ＮＰＮトランジスタ６２のエミッタ端子
にドレイン端子が接続され、ゲート端子が差動増幅器２
６の出力に接続され、ソース端子が入力直流電源１の負
側端子に接続される第２ＮチャネルＭＯＳＦＥＴとして
のＭＯＳＦＥＴ６３と、ＮＰＮトランジスタ６２のエミ
ッタ端子にドレイン端子が接続され、このドレイン端子
側の第１ゲート端子が差動増幅器２６の出力に接続さ
れ、ソース端子が入力直流電源１の負側端子に接続さ
れ、このソース端子側の第２ゲート端子が前記電流検出
抵抗を形成する４個の抵抗５２，５３，５４，５５のそ
れぞれの接続点に接続され、基板を共通にして生成され
る前記ｋ−１組すなわち３組のＮチャネルＭＯＳＦＥＴ
２直列形回路６４，６５，６６とを備えている。
細回路構成図であり、この中間段増幅器５ａには入力直
流電源１の正側端子にソース端子が接続され、ゲート端
子がＭＯＳＦＥＴ２１のゲート端子に接続される第２Ｐ
チャネルＭＯＳＦＥＴとしてのＭＯＳＦＥＴ５１と、Ｍ
ＯＳＦＥＴ５１のドレイン端子と入力直流電源１の負側
端子との間に接続される複数（ｋ＝４）個の抵抗５２，
５３，５４，５５を直列接続してなる電流検出抵抗と、
入力直流電源１の正側端子にソース端子が接続され、ゲ
ート端子には定電圧電源５ｂのバイアス電圧（ＶB ）が
供給される第３ＰチャネルＭＯＳＦＥＴとしてのＭＯＳ
ＦＥＴ５６と、ＭＯＳＦＥＴ５６のドレイン端子にドレ
イン端子が接続され、ゲート端子が差動増幅器２６の出
力に接続され、ソース端子が入力直流電源１の負側端子
に接続される第１ＮチャネルＭＯＳＦＥＴとしてのＭＯ
ＳＦＥＴ５７と、ＭＯＳＦＥＴ５６のドレイン端子にド
レイン端子が接続され、このドレイン端子側の第１ゲー
ト端子が差動増幅器２６の出力に接続され、ソース端子
が入力直流電源１の負側端子に接続され、このソース端
子側の第２ゲート端子が前記電流検出抵抗を形成する４
個の抵抗５２，５３，５４，５５のそれぞれの接続点に
接続され、基板を共通にして生成される前記ｋ−１組す
なわち３組のＮチャネルＭＯＳＦＥＴ２直列形回路５
８，５９，６０と、入力直流電源１の正側端子にソース
端子が接続され、ゲート端子がＭＯＳＦＥＴ２１のゲー
ト端子に接続され、ドレイン端子がＭＯＳＦＥＴ５６の
ドレイン端子に接続される第４ＰチャネルＭＯＳＦＥＴ
としてのＭＯＳＦＥＴ６１と、入力直流電源１の正側端
子にコレクタ端子が接続され、ベース端子がＭＯＳＦＥ
Ｔ５６のドレイン端子に接続されるＮＰＮトラントラン
ジスタ６２と、ＮＰＮトランジスタ６２のエミッタ端子
にドレイン端子が接続され、ゲート端子が差動増幅器２
６の出力に接続され、ソース端子が入力直流電源１の負
側端子に接続される第２ＮチャネルＭＯＳＦＥＴとして
のＭＯＳＦＥＴ６３と、ＮＰＮトランジスタ６２のエミ
ッタ端子にドレイン端子が接続され、このドレイン端子
側の第１ゲート端子が差動増幅器２６の出力に接続さ
れ、ソース端子が入力直流電源１の負側端子に接続さ
れ、このソース端子側の第２ゲート端子が前記電流検出
抵抗を形成する４個の抵抗５２，５３，５４，５５のそ
れぞれの接続点に接続され、基板を共通にして生成され
る前記ｋ−１組すなわち３組のＮチャネルＭＯＳＦＥＴ
２直列形回路６４，６５，６６とを備えている。
【００１６】図２に示した中間段増幅器５ａの動作を中
心に、シリーズレギュレータ回路５の動作を以下に説明
する。ＭＯＳＦＥＴ５６のゲート端子には定電圧電源５
ｂのバイアス電圧（ＶB ）が入力され、ＭＯＳＦＥＴ５
６は定電流源として動作している。ＭＯＳＦＥＴ６１と
ＮＰＮトランジスタ６２とからなる電流源におけるＭＯ
ＳＦＥＴ６１のゲート端子はＭＯＳＦＥＴ２１のゲート
端子に接続され、ＭＯＳＦＥＴ２１に流れる電流、すな
わち負荷３の電流が大きいときにはＭＯＳＦＥＴ６１の
ゲート端子も深くバイアスされるために、この電流源の
電流も多くなり、また、ＭＯＳＦＥＴ２１に流れる電
流、すなわち負荷３の電流が小さいときにはＭＯＳＦＥ
Ｔ６１のゲート端子も浅くバイアスされるために、この
電流源の電流も少なくなる。すなわち、この電流源は負
荷３の電流に対応した可変電流源として動作している。
心に、シリーズレギュレータ回路５の動作を以下に説明
する。ＭＯＳＦＥＴ５６のゲート端子には定電圧電源５
ｂのバイアス電圧（ＶB ）が入力され、ＭＯＳＦＥＴ５
６は定電流源として動作している。ＭＯＳＦＥＴ６１と
ＮＰＮトランジスタ６２とからなる電流源におけるＭＯ
ＳＦＥＴ６１のゲート端子はＭＯＳＦＥＴ２１のゲート
端子に接続され、ＭＯＳＦＥＴ２１に流れる電流、すな
わち負荷３の電流が大きいときにはＭＯＳＦＥＴ６１の
ゲート端子も深くバイアスされるために、この電流源の
電流も多くなり、また、ＭＯＳＦＥＴ２１に流れる電
流、すなわち負荷３の電流が小さいときにはＭＯＳＦＥ
Ｔ６１のゲート端子も浅くバイアスされるために、この
電流源の電流も少なくなる。すなわち、この電流源は負
荷３の電流に対応した可変電流源として動作している。
【００１７】なお、前記可変電流源を構成するＮＰＮト
ランジスタ６２はＰ基板上で形成される例であり、例え
ば基板から分離されたＰウェル内に形成されるＮチャネ
ルＭＯＳＦＥＴに置き換えてもよい。ＭＯＳＦＥＴ５１
と抵抗５２，５３，５４，５５とからなる回路は、ＭＯ
ＳＦＥＴ２１に流れる電流、すなわち負荷３に流れる電
流を検出する電流検出回路の動作をしている。
ランジスタ６２はＰ基板上で形成される例であり、例え
ば基板から分離されたＰウェル内に形成されるＮチャネ
ルＭＯＳＦＥＴに置き換えてもよい。ＭＯＳＦＥＴ５１
と抵抗５２，５３，５４，５５とからなる回路は、ＭＯ
ＳＦＥＴ２１に流れる電流、すなわち負荷３に流れる電
流を検出する電流検出回路の動作をしている。
【００１８】ＭＯＳＦＥＴ５７，ＮチャネルＭＯＳＦＥ
Ｔ２直列形回路５８，５９，６０およびＭＯＳＦＥＴ６
３，ＮチャネルＭＯＳＦＥＴ２直列形回路６４，６５，
６６からなる回路においては、ＭＯＳＦＥＴ５７，６３
のゲート端子および前記ＮチャネルＭＯＳＦＥＴ２直列
形回路の一方のゲート端子が差動増幅器２６の出力に接
続され、該ＮチャネルＭＯＳＦＥＴ２直列形回路の他方
のゲート端子それぞれは、図２に示す如く抵抗５２，５
３，５４，５５それぞれの接続点に接続されており、前
記電流検出回路で検出される負荷３に流れる電流がほぼ
零のときにはＭＯＳＦＥＴ５７，６３のみが導通状態に
なるように設定され、該電流検出回路の検出値に応じ
て、参照符号が小さい方から順に前記ＮチャネルＭＯＳ
ＦＥＴ２直列形回路が導通状態になるように設定されて
いる。
Ｔ２直列形回路５８，５９，６０およびＭＯＳＦＥＴ６
３，ＮチャネルＭＯＳＦＥＴ２直列形回路６４，６５，
６６からなる回路においては、ＭＯＳＦＥＴ５７，６３
のゲート端子および前記ＮチャネルＭＯＳＦＥＴ２直列
形回路の一方のゲート端子が差動増幅器２６の出力に接
続され、該ＮチャネルＭＯＳＦＥＴ２直列形回路の他方
のゲート端子それぞれは、図２に示す如く抵抗５２，５
３，５４，５５それぞれの接続点に接続されており、前
記電流検出回路で検出される負荷３に流れる電流がほぼ
零のときにはＭＯＳＦＥＴ５７，６３のみが導通状態に
なるように設定され、該電流検出回路の検出値に応じ
て、参照符号が小さい方から順に前記ＮチャネルＭＯＳ
ＦＥＴ２直列形回路が導通状態になるように設定されて
いる。
【００１９】なお、図２に示した回路例においては前記
ｋを４としているが、このシリーズレギュレータ回路５
に対する要求仕様としての負荷３の電流の変化範囲など
により前記ｋ（ｋ≧２）を設定する。すなわち、この中
間段増幅器５ａでは、負荷３に流れる電流の減少に応じ
て、消費電流も減少し、さらに、負荷３に流れる電流に
応じてＭＯＳＦＥＴ５７，６３および前記ＮチャネルＭ
ＯＳＦＥＴ２直列形回路それぞれの導通状態を段階的に
変えることにより、中間段増幅器５ａのゲインを変える
ことができ、その結果、図３（イ），（ロ）に示すボー
ド線図に示す如くシリーズレギュレータ回路５全体の調
整ゲインをほぼ一定にして、前記出力電圧（ＶO ）の高
周波成分のリプル除去率の低下を抑制しつつ、安定な調
整動作を行うことができる。
ｋを４としているが、このシリーズレギュレータ回路５
に対する要求仕様としての負荷３の電流の変化範囲など
により前記ｋ（ｋ≧２）を設定する。すなわち、この中
間段増幅器５ａでは、負荷３に流れる電流の減少に応じ
て、消費電流も減少し、さらに、負荷３に流れる電流に
応じてＭＯＳＦＥＴ５７，６３および前記ＮチャネルＭ
ＯＳＦＥＴ２直列形回路それぞれの導通状態を段階的に
変えることにより、中間段増幅器５ａのゲインを変える
ことができ、その結果、図３（イ），（ロ）に示すボー
ド線図に示す如くシリーズレギュレータ回路５全体の調
整ゲインをほぼ一定にして、前記出力電圧（ＶO ）の高
周波成分のリプル除去率の低下を抑制しつつ、安定な調
整動作を行うことができる。
【００２０】
【発明の効果】この発明によれば、負荷に流れる電流の
変動に無関係にこのシリーズレギュレータ回路全体の調
整ゲインをほぼ一定にして、前記出力電圧（ＶO ）の高
周波成分のリプル除去率の低下を抑制しつつ、安定な調
整動作を行うことができ、例えばリプル除去率が、従来
の回路では図４（イ）に示す如く周波数が１ｋＨｚまで
は４０ｄＢであり、１ｋＨｚ以上から２０ｄＢ／ｄｅｃ
の勾配で減少していたのが、この発明の回路では図４
（ロ）に示す如く周波数が１０ｋＨｚまでは５０ｄＢで
あり、１０ｋＨｚ以上から２０ｄＢ／ｄｅｃの勾配で減
少する特性を備えることができた。
変動に無関係にこのシリーズレギュレータ回路全体の調
整ゲインをほぼ一定にして、前記出力電圧（ＶO ）の高
周波成分のリプル除去率の低下を抑制しつつ、安定な調
整動作を行うことができ、例えばリプル除去率が、従来
の回路では図４（イ）に示す如く周波数が１ｋＨｚまで
は４０ｄＢであり、１ｋＨｚ以上から２０ｄＢ／ｄｅｃ
の勾配で減少していたのが、この発明の回路では図４
（ロ）に示す如く周波数が１０ｋＨｚまでは５０ｄＢで
あり、１０ｋＨｚ以上から２０ｄＢ／ｄｅｃの勾配で減
少する特性を備えることができた。
【００２１】またこの発明のシリーズレギュレータ回路
は集積回路化するのに好適である。
は集積回路化するのに好適である。
【図１】この発明の実施の形態例を示すシリーズレギュ
レータ回路の回路構成図
レータ回路の回路構成図
【図２】図１の部分詳細回路構成図
【図３】この発明のシリーズレギュレータ回路のボード
線図
線図
【図４】この発明のシリーズレギュレータ回路及び従来
回路のリプル除去率の特性図
回路のリプル除去率の特性図
【図５】従来例を示すシリーズレギュレータ回路の回路
構成図
構成図
【図６】従来のシリーズレギュレータ回路のボード線図
【図７】安定化コンデンサの周波数特性図
１…入力直流電源、２…シリーズレギュレータ回路、３
…負荷、４…安定化コンデンサ、５…シリーズレギュレ
ータ回路、５ａ…中間段増幅器、５ｂ…定電圧電源、２
１…ＭＯＳＦＥＴ、２２〜２４…抵抗、２５…定電圧電
源、２６…差動増幅器、２７…中間段増幅器、２７ａ…
ＭＯＳＦＥＴ、２７ｂ…コンデンサ、５１…ＭＯＳＦＥ
Ｔ、５２〜５５…抵抗、５６，５７…ＭＯＳＦＥＴ、５
８〜６０…ＮチャネルＭＯＳＦＥＴ２直列形回路、６１
…ＭＯＳＦＥＴ、６２…ＮＰＮトランジスタ、６３…Ｍ
ＯＳＦＥＴ、６４〜６６…ＮチャネルＭＯＳＦＥＴ２直
列形回路。
…負荷、４…安定化コンデンサ、５…シリーズレギュレ
ータ回路、５ａ…中間段増幅器、５ｂ…定電圧電源、２
１…ＭＯＳＦＥＴ、２２〜２４…抵抗、２５…定電圧電
源、２６…差動増幅器、２７…中間段増幅器、２７ａ…
ＭＯＳＦＥＴ、２７ｂ…コンデンサ、５１…ＭＯＳＦＥ
Ｔ、５２〜５５…抵抗、５６，５７…ＭＯＳＦＥＴ、５
８〜６０…ＮチャネルＭＯＳＦＥＴ２直列形回路、６１
…ＭＯＳＦＥＴ、６２…ＮＰＮトランジスタ、６３…Ｍ
ＯＳＦＥＴ、６４〜６６…ＮチャネルＭＯＳＦＥＴ２直
列形回路。
Claims (5)
- 【請求項１】スイッチング素子と出力電圧検出手段とか
らなる出力回路と、 前記出力電圧検出手段の検出値をフィードバック入力す
る差動増幅器と、 前記差動増幅器の出力を受け前記スイッチング素子への
スイッチング信号を出力する中間段増幅器とを少なくと
も備えたシリーズレギュレータ回路において、 前記中間段増幅器は、このシリーズレギュレータ回路の
調整ゲインを一定に保つべく、前記出力回路のＤＣゲイ
ンの変化に応じて該中間段増幅器のゲインを連続的に変
化させることを特徴とするシリーズレギュレータ回路。 - 【請求項２】請求項１に記載のシリーズレギュレータ回
路において、 前記中間段増幅器には出力電流検出手段を備え、該電流
検出手段の検出値に応じて該中間段増幅器のゲインを連
続的に変化させることを特徴とするシリーズレギュレー
タ回路。 - 【請求項３】請求項１又は請求項２に記載のシリーズレ
ギュレータ回路において、 前記中間段増幅器のゲインは、前記出力回路のＤＣゲイ
ンが小さいときには大きく、該出力回路のＤＣゲインが
大きいときには小さくするべく、それぞれ前記出力電流
検出手段の検出値に応じて変化させることを特徴とする
シリーズレギュレータ回路。 - 【請求項４】請求項３に記載のシリーズレギュレータ回
路において、 前記中間段増幅器には、前記出力電流検出手段としての
出力電流検出部と、定電流源部と、該定電流源部を回路
電源として前記差動増幅器の出力と出力電流検出部の検
出値とにより前記ゲインを変化させる可変電流源部とを
少なくとも備えたことを特徴とするシリーズレギュレー
タ回路。 - 【請求項５】入力直流電源の正側端子に第１Ｐチャネル
ＭＯＳＦＥＴのソース端子を接続し、第１ＰチャネルＭ
ＯＳＦＥＴのソース端子とゲート端子との間に第１抵抗
を接続し、第１ＰチャネルＭＯＳＦＥＴのドレイン端子
と入力直流電源の負側端子との間に、第２抵抗と第３抵
抗との直列接続回路を接続し、第２抵抗と第３抵抗との
接続点の電圧と基準電圧（ＶREF ）との偏差を増幅する
差動増幅器の出力を中間段増幅器に入力し、中間段増幅
器の出力を第１ＰチャネルＭＯＳＦＥＴのゲート端子に
接続し、 第１ＰチャネルＭＯＳＦＥＴのドレイン端子と入力直流
電源の負側端子との間に接続される負荷と安定化コンデ
ンサとの並列接続回路に所望の安定化した直流電圧を供
給するシリーズレギュレータ回路において、 前記中間段増幅器には、 前記入力直流電源の正側端子にソース端子が接続され、
ゲート端子が第１ＰチャネルＭＯＳＦＥＴのゲート端子
に接続される第２ＰチャネルＭＯＳＦＥＴと、 第２ＰチャネルＭＯＳＦＥＴのドレイン端子と前記入力
直流電源の負側端子との間に接続される複数（ｋ）個の
抵抗を直列接続してなる電流検出抵抗と、 前記入力直流電源の正側端子にソース端子が接続され、
ゲート端子にはバイアス電圧（ＶB ）が供給される第３
ＰチャネルＭＯＳＦＥＴと、 第３ＰチャネルＭＯＳＦＥＴのドレイン端子にドレイン
端子が接続され、ゲート端子が前記差動増幅器の出力に
接続され、ソース端子が前記入力直流電源の負側端子に
接続される第１ＮチャネルＭＯＳＦＥＴと、 第３ＰチャネルＭＯＳＦＥＴのドレイン端子にドレイン
端子が接続され、このドレイン端子側の第１ゲート端子
が前記差動増幅器の出力に接続され、ソース端子が前記
入力直流電源の負側端子に接続され、このソース端子側
の第２ゲート端子が前記電流検出抵抗を形成する前記ｋ
個の抵抗のそれぞれの接続点に接続され、基板を共通に
して生成される第１ＮチャネルＭＯＳＦＥＴ２直列形回
路を（ｋ−１）組と、 前記入力直流電源の正側端子にソース端子が接続され、
ゲート端子が第１ＰチャネルＭＯＳＦＥＴのゲート端子
に接続され、ドレイン端子が第３ＰチャネルＭＯＳＦＥ
Ｔのドレイン端子に接続される第４ＰチャネルＭＯＳＦ
ＥＴと、 前記入力直流電源の正側端子にコレクタ又はソース端子
が接続され、ベース端子又はゲート端子が第３Ｐチャネ
ルＭＯＳＦＥＴのドレイン端子に接続されるトランジス
タと、 前記トランジスタのエミッタ又はドレイン端子にドレイ
ン端子が接続され、ゲート端子が前記差動増幅器の出力
に接続され、ソース端子が前記入力直流電源の負側端子
に接続される第２ＮチャネルＭＯＳＦＥＴと、 前記トランジスタのエミッタ又はドレイン端子にドレイ
ン端子が接続され、このドレイン端子側の第１ゲート端
子が前記差動増幅器の出力に接続され、ソース端子が前
記入力直流電源の負側端子に接続され、このソース端子
側の第２ゲート端子が前記電流検出抵抗を形成する前記
ｋ個の抵抗のそれぞれの接続点に接続され、基板を共通
にして生成される第２ＮチャネルＭＯＳＦＥＴ２直列形
回路を（ｋ−１）組とを備えたことを特徴とするシリー
ズレギュレータ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10218811A JP2000047738A (ja) | 1998-08-03 | 1998-08-03 | シリーズレギュレータ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10218811A JP2000047738A (ja) | 1998-08-03 | 1998-08-03 | シリーズレギュレータ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2000047738A true JP2000047738A (ja) | 2000-02-18 |
Family
ID=16725722
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10218811A Withdrawn JP2000047738A (ja) | 1998-08-03 | 1998-08-03 | シリーズレギュレータ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2000047738A (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002244744A (ja) * | 2001-02-19 | 2002-08-30 | Fuji Electric Co Ltd | シリーズレギュレータ回路 |
| US6894470B2 (en) | 2001-11-27 | 2005-05-17 | Rohm Co., Ltd. | Power supply device and electric appliance employing the same |
| US7030595B2 (en) | 2004-08-04 | 2006-04-18 | Nanopower Solutions Co., Ltd. | Voltage regulator having an inverse adaptive controller |
| KR100689256B1 (ko) * | 2002-02-12 | 2007-03-02 | 산켄덴키 가부시키가이샤 | 안정화 전원회로 |
| US7205831B2 (en) | 2002-04-23 | 2007-04-17 | Nanopower Solution Co., Ltd. | Noise filter circuit |
| CN103279163A (zh) * | 2013-06-03 | 2013-09-04 | 上海宏力半导体制造有限公司 | 高电源电压抑制比无电容低压差电压调节器 |
-
1998
- 1998-08-03 JP JP10218811A patent/JP2000047738A/ja not_active Withdrawn
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002244744A (ja) * | 2001-02-19 | 2002-08-30 | Fuji Electric Co Ltd | シリーズレギュレータ回路 |
| JP4538969B2 (ja) * | 2001-02-19 | 2010-09-08 | 富士電機システムズ株式会社 | シリーズレギュレータ回路 |
| US6894470B2 (en) | 2001-11-27 | 2005-05-17 | Rohm Co., Ltd. | Power supply device and electric appliance employing the same |
| KR100689256B1 (ko) * | 2002-02-12 | 2007-03-02 | 산켄덴키 가부시키가이샤 | 안정화 전원회로 |
| US7205831B2 (en) | 2002-04-23 | 2007-04-17 | Nanopower Solution Co., Ltd. | Noise filter circuit |
| US7030595B2 (en) | 2004-08-04 | 2006-04-18 | Nanopower Solutions Co., Ltd. | Voltage regulator having an inverse adaptive controller |
| CN103279163A (zh) * | 2013-06-03 | 2013-09-04 | 上海宏力半导体制造有限公司 | 高电源电压抑制比无电容低压差电压调节器 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US7492137B2 (en) | Series regulator and differential amplifier circuit thereof | |
| KR20010047751A (ko) | 씨모스 가변이득 앰프 및 그 제어 방법 | |
| US8508200B2 (en) | Power supply circuit using amplifiers and current voltage converter for improving ripple removal rate and differential balance | |
| US6885177B2 (en) | Switching regulator and slope correcting circuit | |
| JPH02117208A (ja) | 相補性ｍｏｓ技術による回路装置 | |
| KR0135971B1 (ko) | 회로 입력 신호의 차동 증폭용 전자 회로 | |
| JPH0332923B2 (ja) | ||
| US6362682B2 (en) | Common-mode feedback circuit and method | |
| US6642788B1 (en) | Differential cascode amplifier | |
| US7728669B2 (en) | Output stage circuit and operational amplifier thereof | |
| US7068090B2 (en) | Amplifier circuit | |
| JP2000047738A (ja) | シリーズレギュレータ回路 | |
| US6927559B2 (en) | Constant voltage power supply | |
| EP1014567B1 (en) | Improvements in or relating to an operational amplifier | |
| US5497074A (en) | Balanced voltage-to-current converter with quiescent current control | |
| US7521997B2 (en) | Low-power variable gain amplifier | |
| US10498231B2 (en) | Charge pump circuitry | |
| JPH05175747A (ja) | 高出力ｆｅｔ増幅器 | |
| JPH09321555A (ja) | 半導体集積回路の差動増幅器 | |
| US6177827B1 (en) | Current mirror circuit and charge pump circuit | |
| WO2018207614A1 (ja) | 電源回路 | |
| JP2003087069A (ja) | オートパワーコントロール回路 | |
| US20040164802A1 (en) | Method of forming a variable propagation delay semiconductor device and structure therefor | |
| US5034702A (en) | Amplifying circuit including a bias circuit for independently determining a drain current and a drain voltage | |
| JP2001325033A (ja) | 定電流回路 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20031225 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20041213 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20041221 |
|
| A761 | Written withdrawal of application |
Free format text: JAPANESE INTERMEDIATE CODE: A761 Effective date: 20050221 |