KR100689256B1

KR100689256B1 - 안정화 전원회로

Info

Publication number: KR100689256B1
Application number: KR1020030008664A
Authority: KR
Inventors: 세키구치케이이치; 요코야마이사오
Original assignee: 산켄덴키 가부시키가이샤
Priority date: 2002-02-12
Filing date: 2003-02-12
Publication date: 2007-03-02
Also published as: KR20030068428A; TWI230326B; TW200401965A

Abstract

출력 콘덴서로 저(低) ESR(등가직렬저항)인 것을 사용하여도 안정하게 동작할 수 있도록 위상보상을 행하는 것을 과제로 한다.

트랜지스터(Q2)의 콜렉터와 베이스와의 사이에 저항(R3)과 콘덴서(C2)를 접속한다. 또한, 저항(R3)과 병렬로 콘덴서(C3)를 접속한다. 콘덴서(C2), 트랜지스터(Q2)의 미러용량 및 정전류회로(22)의 전류에 의해 제1 컷 오프 주파수(f1)가 설정되고, 단위이득에서의 위상여유는 저항(R3)에 의해 확보된다. 또한, 단위이득보다도 주파수가 높은 주파수대역에서는 저항(R3)과, 콘덴서(C2, C3)와, 트랜지스터(Q2)의 미러용량과, 정전류회로(22)의 전류에 의해 전압이득이 감쇠하여 1을 넘지 않도록 된다.

Description

안정화 전원회로{stabilized power supply circuit}

도 1은 본 발명의 제1 실시형태에 관한 안정화 전원회로의 구성을 나타내는 회로도,

도 2는 도 1의 안정화 전원회로의 위상보상의 동작을 나타내는 설명도,

도 3은 본 발명의 제2 실시형태에 관한 안정화 전원회로의 구성을 나타내는 회로도,

도 4는 본 발명의 제3 실시형태에 관한 안정화 전원회로의 구성을 나타내는 회로도,

도 5는 본 발명의 제4 실시형태에 관한 안정화 전원회로의 구성을 나타내는 회로도,

도 6은 본 발명의 제5 실시형태에 관한 안정화 전원회로의 구성을 나타내는 회로도,

도 7은 본 발명의 제6 실시형태에 관한 안정화 전원회로의 구성을 나타내는 회로도,

도 8은 본 발명의 제7 실시형태에 관한 안정화 전원회로의 구성을 나타내는 회로도,

도 9는 종래의 안정화 전원회로의 구성을 나타내는 회로도,

도 10은 종래의 안정화 전원회로의 위상보상의 동작을 나타내는 설명도이다.

(부호의 설명)

1~7 직렬 레귤레이터

11 전압출력부

12 출력전압 검출부

13 오차증폭부

14 기준전압부

22 정전류회로

21 차동증폭기

23 증폭기

24 위상보상회로

Q1, Q7, Q9, Q15, Q17, Q18, Q21, Q22, Q25, Q26 트랜지스터(출력전압 제어용)

Q2, Q8, Q10, Q16, Q19, Q20, Q23, Q24, Q27, Q28 트랜지스터(증폭용)

C1 콘덴서(출력전압 안정화용)

C2, C3 콘덴서(위상 보상용)

R3 저항(위상 보상용)

본 발명은 안정화 전원회로에 관한 것으로, 특히 위상보상을 행하는 기술에 관한 것이다.

종래의 안정화 전원회로(이하, 직렬 레귤레이터라 한다)를 도 9에 나타낸다.

종래의 직렬 레귤레이터(50)는 전압출력부(51)와, 출력전압 검출부(52)와, 오차증폭부(53)와, 기준전압부(54)를 구비하고 있다.

기준전압부(54)는, 오차증폭부(53)에 기준전압을 공급하기 위해 오차증폭부(53)에 접속되어 있다. 오차증폭부(53)는 출력전압 검출부(52)에 의해 검출된 출력전압(Vout)과 기준전압부(54)에서 공급된 기준전압과의 오차전압이 0이 되도록 제어신호를 전압출력부(51)로 공급하는 것이다. 오차증폭부(53)는 차동증폭기(55)와, 증폭기(56)와, 위상보상회로(57)를 구비하고 있다. 이와 같은 위상보상회로를 구비한 직렬 레귤레이터로서는, 일본국 특허공개 2000-47738호 공보의 도 5 및 단락 [0002]에 나타낸 것이나, 일본국 특허공개 2001-195138호 공보의 도 5 ~ 도 8에 나타낸 것이 있다.

위상보상회로(57)는 직렬 레귤레이터(50)의 동작을 안정화시키기 위해 위상보상을 행하는 회로이고, 저항(R51)과 콘덴서(C52)가 직렬로 접속된 회로에 의해 구성되어 있다.

이와 같은 종래의 직렬 레귤레이터(50)에 있어서, 전압출력부(51)는 오차증폭부(53)로부터 공급된 제어신호에 기초해서, 입력단자(Pin)로부터 공급된 공급전압(Vin)으로부터 출력전압(Vout)을 생성하여, 출력단자(Pout)로 출력한다.

출력전압 검출부(52)는 전압출력부(51)에서 출력된 출력전압(Vout)을 검출한 다. 차동증폭기(55)는 검출된 출력전압(Vout)과 기준전압부(54)로부터 공급된 기준전압과의 오차전압을 증폭하고, 증폭기(56)는 이 증폭한 오차전압을 더 증폭하여 제어신호를 생성하여 전압출력부(51)에 공급한다.

이와 같이, 직렬 레귤레이터(50)에서는 오차전압에 대응하는 제어신호를 전압출력부(51)로 귀환하는 것에 의해 출력전압(Vout)이 안정화된다.

이 직렬 레귤레이터(50)의 출력단자(Pout)에는 일반적으로 출력용 콘덴서(C51)가 접속된다. 이 콘덴서(C51)는 부하가 급변한 경우의 과도응답을 좋게 하기 위한 것이다.

또한, 직렬 레귤레이터(50)에는 반도체집적회로(IC)로 형성된 것도 있으며, 이 경우 콘덴서(C51)는 IC화된 직렬 레귤레이터(50)의 외부에 장착된다.

종래부터, 이 콘덴서(C51)로는 알루미늄 전해 콘덴서가 사용되어 왔다. 그러나, 리플전압 저감, 고주파 특성, 실장면적 저감의 요구에 따라서, 알루미늄 전해 콘덴서와 비교하여 등가직렬저항(ESR)이 작은 적층 세라믹 콘덴서 등이 사용되고 있다.

콘덴서(C51)에 알루미늄 전계 콘덴서를 사용한 경우, ESR이 어느 정도 크기 때문에, ESR이 귀환저항으로서 작용하여 위상여유를 확보할 수 있다. 이에 반해, 적층 세라믹 콘덴서에서는 ESR이 작아 위상 복귀가 적기 때문에 위상여유를 확보하는 것이 어렵게 된다. 또한, 이 위상여유는 도 10(a), (b)에 나타내는 반전증폭기(부귀환)의 전압이득과 위상의 주파수 특성에 있어서, 전압이득이 1이 되는 주파수 에서의 위상에 360°를 더한 값(φ11)을 말한다.

이 동작을 도 10에 나타낸다.

도 10(a)는 전압이득(G)의 주파수 특성을 나타내고, 도 10(b)는 위상각(φ)의 주파수 특성을 나타낸다.

도 10(a)에 나타낸 바와 같이, 위상보상회로(57)의 콘덴서(C52) 및 증폭기(56)로 구성되는 미러용량과 전류(I)로, 컷 오프 주파수(f1)가 결정된다. 주파수(f)가 이 컷 오프 주파수(f1) 이하(f < f1)이면, 전압이득(G)은 1 이상이다.

주파수(f)가 증가하여 f1 < f < f11 의 주파수 대역으로 되면, 전압이득(G)은 감쇠한다. 여기서, 저항(R51)은 전압이득(G)이 1 부근에서의 위상지연을 없애기 위해 삽입된 귀환저항이고, 도 10(b)에 나타난 A점 부근에서 위상지연이 감소한다.

그러나, 주파수(f)가 더 증가하여 f11 < f 로 되면, 전압이득(G)은 저항(R51)의 영향에 의해 상승한다. 전압이득(G)이 전압이득 1을 넘는다. 이 때, 차동증폭기(55) 등 내부소자의 오차전압의 위상지연이 있으면, 도 10(b)에 나타낸 바와 같이, f = f12 에서 위상여유(φ11)가 작아져 버린다.

위상여유가 작으면 직렬 레귤레이터(50)의 동작이 불안정하게 되고, 발진 등도 일어날 수 있다.

본 발명은, 이와 같은 종래의 문제점을 감안하여 이루어진 것으로, 안정하게 동작하는 것이 가능한 안정화 전원회로를 제공하는 것을 목적으로 한다.

이 목적을 달성하기 위하여, 본 발명의 제1 관점에 관한 안정화 전원회로는, 직렬전압이 공급되고 제어신호에 기초해서 직류의 출력전압을 출력하는 전압출력부(11)와, 상기 전압출력부가 출력한 출력전압과 기준전압과의 오차전압을 증폭하여 증폭한 신호를 제어신호로서 상기 전압출력부(11)로 출력하는 증폭부(13)를 구비하며, 상기 증폭부(13)는 상기 오차전압을 증폭할 때의 이득이 1을 넘는 주파수대역에서 제1 컷 오프 주파수를 가지며, 그 제1 컷 오프 주파수보다도 높고 동시에 이득이 1 이하로 되는 주파수대역에서 제2 컷 오프 주파수를 가지고, 그 제1 컷 오프 주파수보다도 높은 주파수에서 위상여유가 30°~ 90°의 범위로 유지되며, 또한 그 제2 컷 오프 주파수보다도 높은 주파수에서 이득이 1을 넘지 않는 주파수 특성을 가지는 것을 특징으로 한다.

이와 같은 구성에 의하면, 안정화 전원회로는 안정하게 동작한다.

더욱이, 상기 증폭부(13)는 상기 위상여유가 30°~ 90°의 범위로 유지되도록, 상기 제어신호를 상기 오차전압으로 귀환시켜 상기 제어신호의 위상보상을 행하는 제1 위상보상회로(C2, R3)와, 상기 제2 컷 오프 주파수보다도 높은 주파수에서 이득이 1을 넘지 않도록, 상기 제1 위상보상회로가 위상보상한 제어신호의 위상보상을 행하는 제2 위상보상회로(C3)를 구비해도 좋다.

이 경우, 이 상기 제1 위상보상회로는 상기 증폭부의 상기 오차전압을 입력하는 단자와 상기 제어신호를 출력하는 단자와의 사이에 직렬로 접속된 제1 콘덴서(C2)와 저항(R3)에 의해 구성되고, 상기 제2 위상보상회로는 상기 제1 위상보상회로의 저항과 병렬로 접속된 제2 콘덴서(C3)에 의해 구성해도 좋다.

또한, 상기 전압출력부(11)는 제1 주전극과 제2 주전극과 그 제1 주전극 및 그 제2 주전극간의 도통상태를 제어하는 제1 제어전극을 가지고, 상기 증폭부가 상기 제어신호를 출력하는 단자에 그 제1 제어전극이 접속되고, 상기 직류전압이 공급되는 단자에 그 제1 주전극이 접속되며, 상기 출력전압이 출력되는 단자에 그 제2 주전극이 접속된 제1 트랜지스터(Q1, Q7, Q9, Q15)에 의해 구성되고, 상기 증폭부(13)는 상기 전압출력부(11)가 출력한 출력전압과 기준전압과의 오차전압을 생성하는 차동증폭기(21)와, 상기 제1 주전극과 상기 제1 제어전극과의 사이에 접속된 정전류회로(22)와, 제3 주전극과 제4 주전극과 그 제3 주전극 및 그 제4 주전극간의 도통상태를 제어하는 제2 제어전극을 가지고 그 제2 제어전극이 상기 차동증폭기의 출력단자에 접속되며, 그 제3 주전극이 상기 제1 제어전극에 접속되고, 그 제4 주전극이 접지된 제2 트랜지스터(Q2, Q8, Q10, Q16)에 의해 형성된 증폭기(23)를 구비해도 좋다.

이 경우, 상기 제1 트랜지스터(Q1)는 NPN형 바이폴라 트랜지스터이어도 좋다. 또한, 상기 제1 트랜지스터(Q7)는 PNP형 바이폴라 트랜지스터이어도 좋다. 또한, 상기 제1 트랜지스터(Q9)는 N채널형 전계효과 트랜지스터이어도 좋다. 또한, 상기 제1 트랜지스터(Q15)는 P채널형 전계효과 트랜지스터이어도 좋다.

또한, 상기 제2 트랜지스터(Q2)는 NPN형 바이폴라 트랜지스터이어도 좋다. 상기 제2 트랜지스터(Q8)는 PNP형 바이폴라 트랜지스터이어도 좋다. 또한 상기 제2 트랜지스터(Q10)는 N채널형 전계효과 트랜지스터이어도 좋다. 또한, 상기 제2 트랜지스터(Q16)는 P채널형 전계효과 트랜지스터이어도 좋다.

더욱이, 상기 전압출력부(11)는 제1 주전극과 제2 주전극과 그 제1 주전극 및 그 제2 주전극간의 도통상태를 제어하는 제1 제어전극을 각각 구비하고, 달링턴 접속된 복수단의 트랜지스터(Q17, Q18, Q21, Q22, Q25, Q26)를 구비하며, 상기 증폭부(13)가 상기 제어신호를 출력하는 단자에 상기 복수단의 트랜지스터 중 초단의 트랜지스터의 그 제어전극이 접속되며, 상기 직류전압이 공급되는 단자에 그 복수단의 트랜지스터 중 최종단의 트랜지스터의 제1 주전극이 접속되고, 상기 출력전압이 출력되는 단자에 그 최종단 트랜지스터의 제2 주전극이 접속되어도 좋다.

이 경우, 상기 복수단의 트랜지스터(Q17, Q18)는 NPN형 바이폴라 트랜지스터이어도 좋다. 상기 복수단의 트랜지스터(Q21, Q22)는 PNP형 바이폴라 트랜지스터이어도 좋다. 상기 복수단의 트랜지스터(Q27, Q28)는 PNP형 바이폴라 트랜지스터 및 NPN형 바이폴라 트랜지스터이어도 좋다.

또한, 상기 증폭부(13)는 상기 전압출력부가 출력한 출력전압과 기준전압과의 오차전압을 생성하는 차동증폭기(21)와, 상기 제1 주전극과 상기 제1 제어전극과의 사이에 접속된 정전류회로(22)와, 제3 주전극과 제4 주전극과 그 제3 주전극 및 그 제4 주전극간의 도통상태를 제어하는 제2 제어전극을 각각 구비하여 달링턴 접속된 복수단의 트랜지스터(Q19, Q20, Q23, Q24, Q27, Q28)로 형성된 증폭기(23)를 구비하고, 상기 복수단의 트랜지스터(Q19, Q20, Q23, Q24, Q27, Q28) 중 초단의 트랜지스터의 상기 제2 제어전극이 상기 차동증폭기의 출력단자에 접속되고, 그 복수단의 트랜지스터 중 최종단의 트랜지스터의 제3 주전극이 상기 제1 제어전극에 접속되며, 그 최종단의 트랜지스터의 제4 주전극이 접지되어도 좋다.

이 경우, 상기 복수단의 트랜지스터(Q19, Q20)는 NPN형 바이폴라 트랜지스터 이어도 좋다. 또한, 상기 복수단의 트랜지스터(Q23, Q24)는 PNP형 바이폴라 트랜지스터이어도 좋다. 또, 상기 복수단의 트랜지스터(Q27, Q28)는 PNP형 바이폴라 트랜지스터 및 NPN형 바이폴라 트랜지스터이어도 좋다.

발명의 실시형태

이하, 본 발명의 실시형태에 관한 안정화 전원회로를 도면을 참조하여 설명한다.

또한, 본 실시형태에서는 안정화 전원회로를 직렬 레귤레이터로 기록하여 설명한다.

[제1 실시형태]

도 1은 본 발명의 제1 실시형태에 관한 직렬 레귤레이터를 나타내는 구성도이다.

본 실시형태에 관한 직렬 레귤레이터(1)는 전압출력부(11)와, 출력전압 검출부(12)와, 오차증폭부(13)와, 기준전압부(14)를 구비하고 있다.

전압출력부(11)는, 오차증폭부(13)로부터 공급된 제어신호에 기초해서 입력단자(Pin)에서 공급된 공급전압(Vin)으로부터 출력전압(Vout)을 생성하고, 출력전압(Vout)을 출력단자(Pout)로 출력하는 것이다. 전압출력부(11)는, 예컨대 NPN형 바이폴라 트랜지스터(Q1)로 이루어진다.

출력단자(Pout)와 접지와의 사이에는, 부하가 급변한 경우의 과도응답을 양호하게 하기 위한 콘덴서(C1)가 접속되어 있다.

출력전압 검출부(12)는 출력전압을 검출하는 것이고, 저항(R1, R2)으로 구성 되어 있다. 저항(R1, R2)은 출력단자(Pout)와 접지와의 사이에 직렬로 접속되어, 분압회로를 형성하고 있다.

기준전압부(14)는, 오차증폭부(13)에 접속되어 오차증폭부(13)에 기준전압(Vref)을 공급한다.

오차증폭부(13)는, 출력전압 검출부(12)로부터 공급된 검출전압과 기준전압부(14)의 기준전압(Vref)과의 오차전압을 증폭하고, 증폭한 오차전압을 제어신호로 하여 트랜지스터(Q1)로 출력하는 것이다. 오차증폭부(13)는 차동증폭기(21)와, 정전류회로(22)와, 증폭기(23)와, 위상보상회로(24)를 구비하고 있다.

차동증폭기(21)는, 출력전압 검출부(12)로부터 공급된 검출전압과 기준전압부(14)로부터 공급된 기준전압(Vref)과의 오차전압을 차동증폭하는 것이고, 정전류회로(25)와 트랜지스터(Q3~Q6)를 구비하고 있다.

정전류회로(25)는, 트랜지스터(Q3~Q6)에 정전류를 공급하는 회로이고, 입력단자(Pin)에 접속되어 있다.

트랜지스터(Q3, Q4)는 PNP형 바이폴라 트랜지스터이고, 트랜지스터(Q5, Q6)는 NPN형 바이폴라 트랜지스터이다. 트랜지스터(Q3~Q6)는 차동증폭하기 위한 트랜지스터이며, 트랜지스터(Q5, Q6)는 전류미러 회로를 구성한다.

트랜지스터(Q3)의 에미터와 트랜지스터(Q4)의 에미터는, 정전류회로(25)에 접속되어 있다. 트랜지스터(Q3)의 베이스는 기준전압부(14)에 접속되며, 트랜지스터(Q4)의 베이스는 저항(R1)과 저항(R2)의 접속점에 접속되어 있다.

트랜지스터(Q5)의 콜렉터는 트랜지스터(Q3)의 콜렉터에 접속되며, 에미터는 접지되어 있다. 트랜지스터(Q6)의 콜렉터는 트랜지스터(Q4)의 콜렉터에 접속되고, 에미터는 접지되어 있다.

트랜지스터(Q5, Q6)의 베이스는 다같이 트랜지스터(Q6)의 콜렉터에 접속되어 있다. 또한, 트랜지스터(Q,5, Q6)로 구성되는 전류미러 회로는 오차증폭부(13) 내에서 비교적 큰 미러용량을 가지고 있다.

한편, 정전류회로(22)는 트랜지스터(Q1)로 정전류를 출력하는 것이며, 트랜지스터(Q1)의 콜렉터와 베이스와의 사이에 접속되어 있다.

증폭기(23)는, 차동증폭기(21)로부터 출력된 출력신호에 기초해서 트랜지스터(Q1)의 베이스에 공급되는 전류량을 제어하는 회로이다. 증폭기(23)는, 예를 들면 NPN형 바이폴라 트랜지스터(Q2)로 구성되어 있다. 트랜지스터(Q2)의 베이스는, 트랜지스터(Q5)의 콜렉터에 접속되어 있다. 트랜지스터(Q2)의 콜렉터가 트랜지스터(Q1)의 베이스에 접속되며, 트랜지스터(Q2)의 에미터는 접지되어 있다.

위상보상회로(24)는, 직렬 레귤레이터(1)의 위상보상을 행하는 회로이다. 위상보상회로(24)는 저항(R3)과, 콘덴서(C2, C3)를 구비하고 있다. 콘덴서(C2)와 저항(R3)은 직렬로 접속되어 있다. 이 직렬 콘덴서(C2)와 저항(R3)이, 트랜지스터(Q2)의 콜렉터와 베이스와의 사이에 접속되어 있다. 콘덴서(C3)는 저항(R3)의 양단에 병렬로 접속되어 있다.

직렬로 접속된 콘덴서(C2)와 저항(R3)은, 단위이득(전압이득 1)에서 위상여유를 확보하기 위한 회로이다. 콘덴서(C3)는 직렬 레귤레이터(1)의 내부소자의 동작지연에 대응하는 위상보상을, 단위이득 주파수 이상의 주파수대역에서 행하기 위 한 콘덴서이다. 이 콘덴서(C3)에 의한 위상보상이 직렬 레귤레이터(1)의 내부소자의 동작지연에 의한 영향이 나타나는 대역보다도 저주파대역으로부터 행해지도록, 콘덴서(C3) 용량값은 설정되어 있다.

다음으로, 본 실시형태에 관한 직렬 레귤레이터(1)의 동작을 설명한다.

트랜지스터(Q1)는, 입력단자(Pin)에서 공급된 공급전압(Vin)으로부터 베이스에 공급된 베이스 전류에 기초해서 출력전압(Vout)을 출력한다.

출력전압 검출부(12)는 출력전압(Vout)을 분압하고, 분압한 전압을 차동증폭기(21)에 공급한다.

차동증폭기(21)는, 출력전압 검출부(12)로부터 공급된 분압전압과 기준전압부(14)로부터 공급된 기준전압(Vref)과의 오차전압을 증폭하고, 증폭한 오차전압을 트랜지스터(Q2)의 베이스에 공급한다. 트랜지스터(Q2)의 베이스에는 증폭한 오차전압에 대응한 베이스 전류가 흐른다.

출력전압(Vout)이 저하하여, 출력전압 검출부(12)로부터 공급된 분압전압이 기준전압부(14)의 기준전압(Vref)보다도 낮아지면, 트랜지스터(Q2)의 베이스에 흐르는 베이스 전류는 작아진다. 트랜지스터(Q2)의 베이스 전류가 작아지면, 트랜지스터(Q2)의 콜렉터 전류가 작아지게 되고 트랜지스터(Q1)의 베이스 전류는 증가한다. 이 때문에, 트랜지스터(Q1)의 등가저항은 작아지고, 트랜지스터(Q1)의 콜렉터 전류가 증가하기 때문에, 출력전압(Vout)은 상승한다.

한편, 출력전압(Vout)이 상승하여 출력전압 검출부(12)로부터 공급된 분압전압이 기준전압부(14)의 기준전압(Vref)보다도 높아지면, 트랜지스터(Q2)의 베이스 전류는 증가하고, 콜렉터 전류가 증가한다. 이 때문에, 트랜지스터(Q1)의 등가저항은 커지고, 트랜지스터(Q1)의 콜렉터 전류가 감소하기 때문에, 출력전압(Vout)은 저하한다.

이와 같이 하여, 오차전압을 반전증폭한 제어신호를 트랜지스터(Q1)에 공급하는 직렬 레귤레이터(1)는 출력전압(Vout)을 안정화시킨다.

다음으로, 직렬 레귤레이터(1)의 위상보상의 동작을 도 2에 기초해서 설명한다.

즉, 도 2(a)는 전압이득(G)의 주파수 특성을 나타내고, 도 2(b)는 위상각(φ)의 주파수 특성을 나타낸다.

오차증폭부(13)의 주파수 특성은, 전압이득이 1을 넘는 주파수대역이며, 콘덴서(C2)와, 트랜지스터(Q2)에 의해 형성되는 미러용량과, 정전류회로(22)의 전류에 의해 결정되는 제1 컷 오프 주파수(f1)를 가지며, 단위이득 부근의 위상여유가 확보된다.

또한, 오차증폭부(13)의 주파수 특성은, 단위이득 주파수보다도 높은 주파수대역이며, 전압이득이 1을 하회하는 주파수 대역에 저항(R3), 콘덴서(C3), 콘덴서(C2), 트랜지스터(Q2)에 의해 형성되는 미러용량 및 정전류회로(22)의 전류에 의해 결정되는 제2 컷 오프 주파수를 갖는다.

도 2(a)에 나타내는 바와 같이, 전압이득(G)은 주파수(f)가 f < f0 인 경우 일정하다. 주파수(f)가 증가하여 f0 ≤ f < f1 로 되면, 전압이득(G)은 도 2(a)에 나타내는 바와 같이 감소한다. 이는 트랜지스터(Q1)와 콘덴서(C1)로 정해지는 컷 오프 주파수(f0)의 영향이다. 또한, 도 2(a), (b)에 나타낸 직선(p)은 콘덴서(C1)와 접속되는 부하의 임피던스에 의해 결정되는 주파수 특성을 나타낸다.

또한, 주파수(f)가 f1 ≤ f < f3 인 경우에는 콘덴서(C2)의 용량과, 정전류회로(22)에 흐르는 전류와 트랜지스터(Q2)로 구성되는 미러용량에 의해 결정되는 컷 오프 주파수(f1)에 의해 전압이득(G)은 더욱 감소한다.

단위이득 주파수(f2) 부근에서는, 도 2(b)에 나타낸 바와 같이, 저항(R3)의 효과에 의해 위상지연이 저감하고, 위상여유는 30°~ 90°확보된다. 상술한 바와 같이, 위상여유란, 도 2(b)에 나타낸 반전증폭기(부귀환)의 전압이득과 위상의 주파수 특성에 있어서, 전압이득이 1로 되는 주파수에서의 위상에 360°를 더한 값을 말한다.

주파수(f)가 f3 ≤ f < f4 로 되면, 전압이득(G)은 도 2(a)에 나타내는 바와 같이, 다시 증가한다. 이는 콘덴서(C2)와 저항(R3)의 작용에 의한다.

주파수(f)가 f4 ≤ f 로 되면, 전압이득(G)은 도 2(a)에 나타내는 바와 같이 감소한다. 이는 콘덴서(C3)에 의해 저항(R3)의 효과가 제어된 것에 의한 것이다. 또한 등가적으로 직렬로 된 콘덴서(C2, C3)의 용량과, 트랜지스터(Q2)에 의한 미러용량과, 정전류회로(22)의 전류로 결정되는 컷 오프 주파수의 영향으로, 전압이득(G)은 f > f3 에서는 1 미만으로 된다. 그 때문에, 발진하지 않고 동작이 안정된다.

이상 설명한 바와 같이, 본 실시형태에 의하면, 오차증폭부(13)의 주파수 특성이 콘덴서(C2)와 트랜지스터(Q2)에 의해 형성되는 미러용량 및 정전류회로(22)의 전류로 결정되는 컷 오프 주파수(f1)와, 저항(R3)과 콘덴서(C3)와 콘덴서(C2)와 트랜지스터(Q2)에 의해 형성되는 미러용량 및 정전류회로(22)의 전류로 결정되는 컷 오프 주파수를 갖는다. 이에 의해, 단위이득 주파수(f2)에서는 위상여유가 확보된다. 또한, 단위이득 주파수(f2)보다도 고주파대역에서는, 내부소자에 의한 동작지연에 대응하는 위상보상이 행해지므로, 출력 콘덴서(C1)의 ESR이 낮아 위상 복귀가 작은 경우에도 동작을 안정화시킬 수 있다.

또한, IC 내부소자의 위상지연을 대책할 수 있는 것으로부터, 프로세스의 편차에 의한 직렬 레귤레이터(1)의 위상보상의 편차를 조정할 수 있다.

또한, 위상여유를 콘덴서 저항과의 선형소자만으로 설정할 수 있기 때문에, 용이하게 위상여유의 설정을 행할 수 있다.

또한, 소자의 전이주파수(Transition Frequency: 전류증폭도가 1로 되는 주파수)의 영향도 저감할 수 있다.

[제2 실시형태]

도 3은 본 발명의 제2 실시형태에 관한 직렬 레귤레이터의 구성도이며, 도 1 중의 요소와 공통된 요소에는 공통의 부호가 붙여져 있다.

상술의 제1 실시형태의 직렬 레귤레이터(1)에서는, 전압출력부(11)가 NPN형 바이폴라 트랜지스터(Q1)로 구성되고, 증폭기(23)가 NPN형 바이폴라 트랜지스터(Q2)로 구성되어 있다. 이들 트랜지스터(Q1 또는 Q2)는 PNP형 트랜지스터로 변경하는 것이 가능하다.

도 3의 직렬 레귤레이터(2)에서는, 전압출력부(11)가 PNP형 바이폴라 트랜지 스터인 트랜지스터(Q7)로 구성되어 있다. 도 3의 직렬 레귤레이터(2)의 증폭기(23)는, PNP형 바이폴라 트랜지스터인 트랜지스터(Q8)로 구성되어 있다. 직렬 레귤레이터(2)의 다른 구성은, 도 1과 마찬가지로 되어 있다. 트랜지스터(Q7)의 콜렉터는 출력단자(Pout)에 접속되고, 트랜지스터(Q7)의 에미터는 입력단자(Pin)에 접속되어 있다. 트랜지스터(Q7)의 베이스가, 트랜지스터(Q8)의 에미터에 접속되어 있다. 트랜지스터(Q8)의 베이스는, 트랜지스터(Q5)의 콜렉터에 접속되어 있다. 트랜지스터(Q8)의 콜렉터가 접지되어 있다. 그리고, 트랜지스터(Q8)의 에미터와 베이스와의 사이에 위상보상회로(24)가 접속되어 있다.

다음으로, 직렬 레귤레이터(2)의 동작을 설명한다.

트랜지스터(Q7)는, 베이스에 공급된 베이스 전류에 기초한 출력전압(Vout)을 콜렉터로부터 출력한다. 출력전압 검출부(12)는 출력전압(Vout)을 분압하고, 분압한 전압을 차동증폭기(21)에 공급한다. 차동증폭기(21)는, 출력전압 검출부(12)로부터 공급된 분압전압과 기준전압부(14)로부터 공급된 기준전압(Vref)과의 오차전압을 증폭하고, 증폭한 오차전압을 트랜지스터(Q8)의 베이스로 공급한다. 트랜지스터(Q8)의 베이스에는 증폭한 오차전압에 따른 베이스 전류가 흐른다.

출력전압(Vout)이 저하하여, 출력전압 검출부(12)로부터 공급된 분압전압이 기준전압부(14)의 기준전압(Vref)보다도 낮아지면, 트랜지스터(Q8)의 베이스에 흐르는 베이스 전류는 증가한다. 트랜지스터(Q8)의 베이스 전류가 증가하면, 트랜지스터(Q8)의 에미터 전류가 증가하고, 트랜지스터(Q7)의 베이스 전류는 증가한다. 이 때문에, 트랜지스터(Q7)의 등가저항은 작아지고, 트랜지스터(Q7)의 콜렉터 전류 가 증가하기 때문에, 출력전압(Vout)은 상승한다.

한편, 출력전압(Vout)이 상승하여, 출력전압 검출부(12)로부터 공급된 분압전압이 기준전압부(14)의 기준전압(Vref)보다도 높아지면, 트랜지스터(Q8)의 베이스 전류는 감소하고, 트랜지스터(Q8)의 에미터 전류가 저하한다. 이 때문에, 트랜지스터(Q7)의 등가저항은 커지고 트랜지스터(Q7)의 콜렉터 전류가 감소하기 때문에, 출력전압(Vout)은 저하한다.

이와 같은 트랜지스터(Q7, Q8)를 구비하는 직렬 레귤레이터(2)에서는 트랜지스터(Q7, Q8)가 제1 실시형태의 트랜지스터(Q1), 트랜지스터(Q2)와 마찬가지로 작용한다. 위상보상회로(24)는, 제1 실시형태와 마찬가지로 제어신호의 위상보상을 행한다. 따라서, 직렬 레귤레이터(2)는 제1 실시형태의 직렬 레귤레이터(1)와 마찬가지의 작용효과를 나타낸다.

[제3 실시형태]

도 4는 본 발명의 제3 실시형태에 관한 직렬 레귤레이터의 구성도이며, 도 1 중의 요소와 공통된 요소에는 공통의 부호가 붙여져 있다.

상술한 제1 실시형태의 직렬 레귤레이터(1)에서는, 전압출력부(11)가 NPN형 바이폴라 트랜지스터(Q1)로 구성되고, 증폭기(23)가 NPN형 바이폴라 트랜지스터(Q2)로 구성되어 있다. 이들 트랜지스터(Q1, Q2)와 차동증폭부(21) 내의 트랜지스터(Q3~Q6)는, 전계효과 트랜지스터로 변경하는 것이 가능하다.

도 4의 직렬 레귤레이터(3)에서는, 전압출력부(11)가 N채널형 전계효과 트랜지스터인 트랜지스터(Q9)로 구성되어 있다. 직렬 레귤레이터(3)의 증폭기(23)는, N 채널형 전계효과 트랜지스터인 트랜지스터(Q10)로 구성되어 있다. 직렬 레귤레이터(3)의 차동증폭기(21)는, P채널형 전계효과 트랜지스터인 트랜지스터(Q11, Q12)와, N채널형 전계효과 트랜지스터인 트랜지스터(Q13, Q14)를 구비하고 있다. 직렬 레귤레이터(3)의 다른 구성은 도 1과 마찬가지로 되어 있다.

트랜지스터(Q9)의 제2 주전극인 소스는 출력단자(Pout)에 접속되고, 트랜지스터(Q9)의 제1 주전극인 드레인은 입력단자(Pin)에 접속되어 있다. 제1 제어전극인 트랜지스터(Q9)의 게이트가, 트랜지스터(Q10)의 제3 주전극인 드레인에 접속되어 있다. 제2 제어전극인 트랜지스터(Q10)의 게이트는, 차동증폭기(21) 내의 트랜지스터(Q13)의 드레인에 접속되어 있다. 제4 주전극인 트랜지스터(Q10)의 소스는 접지되어 있다. 그리고, 트랜지스터(Q10)의 드레인과 게이트와의 사이에 위상보상회로(24)가 접속되어 있다.

차동증폭기(21)의 트랜지스터(Q11)의 소스와 트랜지스터(Q12)의 소스가, 정전류회로(25)에 접속되어 있다. 트랜지스터(Q11)의 게이트는 기준전압부(14)에 접속되고, 트랜지스터(Q12)의 게이트는 저항(R1)과 저항(R2)과의 접속점에 접속되어 있다.

트랜지스터(Q13)의 드레인은 트랜지스터(Q11)의 드레인에 접속되고, 트랜지스터(Q13)의 소스는 접지되어 있다. 트랜지스터(Q14)의 드레인은 트랜지스터(12)의 드레인에 접속되고, 트랜지스터(Q14)의 소스는 접지되어 있다.

트랜지스터(Q13, Q14)의 게이트는 다같이 트랜지스터(Q12)의 드레인에 접속되어 있다.

다음에, 직렬 레귤레이터(3)의 동작을 설명한다.

트랜지스터(Q9)는, 게이트에 공급된 전압에 기초한 출력전압(Vout)을 소스로부터 출력한다. 출력전압 검출부(12)는 출력전압(Vout)을 분압하고, 분압한 전압을 차동증폭기(21)로 공급한다. 차동증폭기(21)는, 출력전압 검출부(12)로부터 공급된 분압전압과 기준전압부(14)로부터 공급된 기준전압(Vref)과의 오차전압을 증폭하고, 증폭한 오차전압을 트랜지스터(Q10)의 게이트로 공급한다.

출력전압(Vout)이 저하하여, 출력전압 검출부(12)로부터 공급된 분압전압이 기준전압부(14)의 기준전압(Vref)보다도 낮아지면, 트랜지스터(Q10)의 게이트 전압이 저하한다. 이에 의해, 트랜지스터(Q10)의 게이트·소스간 전압이 저하하고, 트랜지스터(Q10)의 드레인 전류가 작아진다. 따라서, 트랜지스터(Q9)의 게이트 전압은 높아진다. 이 때문에, 트랜지스터(Q9)의 등가저항은 작아지고, 트랜지스터(Q9)에 흐르는 전류가 증가하며, 출력전압(Vout)은 상승한다.

한편, 출력전압(Vout)이 상승하여 출력전압 검출부(12)로부터 공급된 분압전압이 기준전압부(14)의 기준전압(Vref)보다도 높아지면, 트랜지스터(Q10)의 게이트 전압은 높아지고 트랜지스터(Q10)의 드레인 전류가 증가한다. 따라서, 트랜지스터(Q9)의 게이트 전압은 저하한다. 이 때문에, 트랜지스터(Q9)의 등가저항은 커지고 트랜지스터(Q9)에 흐르는 전류가 감소하기 때문에, 출력전압(Vout)은 저하한다.

이와 같은 전계효과 트랜지스터의 트랜지스터(Q9, Q10)를 구비하는 직렬 레귤레이터(3)에서는, 트랜지스터(Q9, Q10)가 제1 실시형태의 트랜지스터(Q1), 트랜 지스터(Q2)와 마찬가지로 기능한다. 위상보상회로(24)는 제1 실시형태와 마찬가지로 제어신호의 위상보상을 행한다. 따라서, 제1 실시형태의 직렬 레귤레이터(1)와 마찬가지의 효과를 나타낸다. 또, 각 트랜지스터(Q9~Q14)는 전압제어형이므로, 바이폴라 트랜지스터에서의 베이스 전류를 감소시키지 않을 수 있고, 저소비전력이 가능해진다.

[제4 실시형태]

도 5는 본 발명의 제4 실시형태에 관한 직렬 레귤레이터의 구성도이며, 도 4 중의 요소와 공통되는 요소에는 공통의 부호가 붙여져 있다.

상술의 제3 실시형태의 직렬 레귤레이터(3)에서는, 전압출력부(11)가 N채널형 전계효과 트랜지스터인 트랜지스터(Q9)로 구성되고, 증폭기(23)가 N채널형 전계효과 트랜지스터인 트랜지스터(Q10)로 구성되어 있다. 이들 트랜지스터(Q9, Q10)는, P채널형 전계효과 트랜지스터로 변경하는 것이 가능하다.

도 5의 직렬 레귤레이터(4)에서는, 전압출력부(11)가 P채널형 전계효과 트랜지스터인 트랜지스터(Q15)로 구성되어 있다. 직렬 레귤레이터(4)의 증폭기(23)는 P채널형 전계효과 트랜지스터인 트랜지스터(16)로 구성되어 있다. 직렬 레귤레이터(4)의 다른 구성은 직렬 레귤레이터(3)와 마찬가지로 되어 있다.

트랜지스터(Q15)의 제1 주전극으로서의 소스는 입력단자(Pin)에 접속되고, 트랜지스터(Q15)의 제2 주전극인 드레인은 출력단자(Pout)에 접속되어 있다. 제1 제어전극인 트랜지스터(Q15)의 게이트가, 트랜지스터(Q16)의 제3 주전극인 소스에 접속되어 있다. 제2 제어전극인 트랜지스터(Q16)의 게이트는, 차동증폭기(21) 내의 트랜지스터(Q13)의 드레인에 접속되어 있다. 제4 주전극인 트랜지스터(Q16)의 드레인은 접지되어 있다. 그리고, 트랜지스터(16)의 소스와 게이트와의 사이에 위상보상회로(24)가 접속되어 있다.

다음으로, 직렬 레귤레이터(4)의 동작을 설명한다.

트랜지스터(Q15)는, 게이트에 공급된 전압에 기초하는 출력전압(Vout)을 드레인으로부터 출력한다. 출력전압 검출부(12)는 출력전압(Vout)을 분압하고, 분압한 전압을 차동증폭기(21)에 공급한다. 차동증폭기(21)는 출력전압 검출부(12)로부터 공급된 분압전압과 기준전압부(14)로부터 공급된 기준전압(Vref)과의 오차전압을 증폭하고, 증폭한 오차전압을 트랜지스터(Q16)의 게이트로 공급한다.

출력전압(Vout)이 저하하여, 출력전압 검출부(12)로부터 공급된 분압전압이 기준전압부(14)의 기준전압(Vref)보다도 낮아지면, 트랜지스터(Q16)의 게이트 전압은 저하한다. 트랜지스터(Q16)의 게이트 전압이 저하하면, 트랜지스터(Q16)의 게이트·소스간 전압이 상승한다. 이에 의해 트랜지스터(Q16)에 흐르는 전류가 증가하고, 트랜지스터(Q15)의 게이트 전압이 낮아진다. 이 때문에, 트랜지스터(Q15)의 등가저항은 작아지고, 트랜지스터(Q15)에 흐르는 전류가 증가하기 때문에, 출력전압(Vout)은 상승한다.

한편 출력전압(Vout)이 상승하고, 출력전압 검출부(12)로부터 공급된 분압전압이 기준전압부(14)의 기준전압(Vref)보다도 높아지면, 트랜지스터(Q16)의 게이트 전압이 높아지게 되고, 트랜지스터(16)의 게이트·소스간 전압이 강하한다. 이 때문에, 트랜지스터(Q15)의 등가저항은 커지고, 트랜지스터(Q15)에 흐르는 전류가 감 소되기 때문에, 출력전압(Vout)은 저하한다.

이와 같이 트랜지스터(Q15, Q16)를 구비하는 직렬 레귤레이터(4)에서는, 트랜지스터(Q15, Q16)가 제3 실시형태의 트랜지스터(Q9), 트랜지스터(Q10)와 마찬가지로 기능한다. 위상보상회로(24)는 제3 실시형태와 마찬가지로, 제어신호의 위상보상을 행한다. 따라서, 직렬 레귤레이터(4)는 제3 실시형태의 직렬 레귤레이터(3)와 마찬가지의 작용효과를 나타낸다.

[제5 실시형태]

도 6은, 본 발명의 제5 실시형태에 관한 직렬 레귤레이터의 구성도이고, 도 1 중의 요소와 공통된 요소에는 공통의 부호가 붙여져 있다.

여기까지의 제1 ~ 제4 실시형태의 직렬 레귤레이터(1~4)에서는, 전압출력부(11) 및 증폭기(23)가 각각 1개의 트랜지스터로 구성되어 있었지만, 이들의 전압출력부(11) 또는 증폭기(23)는 복수의 트랜지스터로 구성하여도 좋다.

도 6의 직렬 레귤레이터(5)의 전압출력부(11)는 NPN형 바이폴라 트랜지스터인 트랜지스터(Q17)와, NPN형 바이폴라 트랜지스터인 트랜지스터(Q18)로 구성되어 있다. 직렬 레귤레이터(5)의 증폭기(23)는 NPN형 바이폴라 트랜지스터인 트랜지스터(Q19)와, NPN형 바이폴라 트랜지스터인 트랜지스터(Q20)로 구성되어 있다. 직렬 레귤레이터(5)의 다른 구성은, 예를 들면 직렬 레귤레이터(1)와 마찬가지이다.

전압출력부(11)의 트랜지스터(Q17) 및 트랜지스터(Q18)의 제1 주전극인 콜렉터는 입력단자(Pin)에 접속되어 있다. 트랜지스터(Q17)의 에미터는, 트랜지스터(Q18)의 베이스에 접속되어 있다. 제2 주전극인 트랜지스터(Q18)의 에미터가, 출력단자(Pout)에 접속되어 있다. 즉, 트랜지스터(Q17, Q18)는 달링턴 접속되어 있다. 초단의 트랜지스터(Q17)의 제1 제어전극인 베이스는, 증폭기(23) 중의 트랜지스터(Q19) 및 트랜지스터(Q20)의 제3 주전극인 콜렉터에 접속되어 있다.

증폭기(23) 중의 트랜지스터(19)의 에미터는, 트랜지스터(Q20)의 베이스에 접속되어 있다. 즉, 트랜지스터(Q19)와 트랜지스터(Q20)는 달링턴 접속되어 있다. 초단의 트랜지스터(Q19)의 제2 제어전극인 베이스는, 차동증폭기(21)의 트랜지스터(Q5)의 콜렉터에 접속되어 있다. 제4 주전극인 트랜지스터(Q20)의 에미터는 접지되어 있다. 그리고, 트랜지스터(Q19, Q20)의 콜렉터와 트랜지스터(Q19)의 베이스와의 사이에, 위상보상회로(24)가 접속되어 있다.

이와 같은 직렬 레귤레이터(5)에서는, 트랜지스터(Q17, Q18)로 구성된 전압출력부(11)가 트랜지스터(Q1)로 구성된 직렬 레귤레이터(1)의 전압출력부(11)와 마찬가지로 동작한다. 또한, 트랜지스터(Q19, Q20)로 구성된 증폭기(23)가 트랜지스터(Q2)로 구성된 직렬 레귤레이터(1)의 증폭기(23)와 마찬가지로 동작한다.

따라서, 직렬 레귤레이터(5)는, 제1 실시형태의 직렬 레귤레이터(1)와 마찬가지의 효과를 나타낸다. 더욱이, 직렬 레귤레이터(5)의 전압출력부(11) 및 증폭기(23)가 달링턴 접속된 트랜지스터(Q17, Q18) 및 트랜지스터(Q19, Q20)로 각각 구성되어 있으므로, 파워트랜지스터의 증폭률을 증강하는 것이 가능하게 되어 있다.

[제6 실시형태]

도 7은 본 발명의 제6 실시형태에 관한 직렬 레귤레이터의 구성도이며, 도 6 중의 요소와 공통된 요소에는 공통의 부호가 붙여져 있다.

상술의 제5 실시형태의 직렬 레귤레이터(5)에서는, 전압출력부(11) 및 증폭기(23)가 각각 복수의 NPN형 바이폴라 트랜지스터로 구성되어 있지만, PNP형 바이폴라 트랜지스터로 구성하는 것도 가능하다.

도 7의 직렬 레귤레이터(6)의 전압출력부(11)는, PNP형 바이폴라 트랜지스터인 트랜지스터(Q21)와, PNP형 바이폴라 트랜지스터인 트랜지스터(Q22)로 구성되어 있다. 직렬 레귤레이터(6)의 증폭기(23)는, PNP형 바이폴라 트랜지스터인 트랜지스터(Q23)와 PNP형 바이폴라 트랜지스터인 트랜지스터(Q24)로 구성되어 있다. 직렬 레귤레이터(6)의 다른 구성은, 예컨대 직렬 레귤레이터(5)와 마찬가지이다.

전압출력부(11)의 트랜지스터(Q21) 및 트랜지스터(Q22)의 제2 주전극인 콜렉터는, 출력단자(Pout)에 접속되어 있다. 트랜지스터(Q21)의 에미터는, 트랜지스터(Q22)의 베이스에 접속되어 있다. 제1 주전극인 트랜지스터(Q22)의 에미터가, 입력단자(Pin)에 접속되어 있다. 즉, 트랜지스터(Q21, Q22)는 달링턴 접속되어 있다. 초단의 트랜지스터(Q21)의 제1 제어전극인 베이스는, 증폭기(23) 중의 트랜지스터(Q24)의 제3 주전극인 에미터에 접속되어 있다.

증폭기(23) 중의 트랜지스터(Q23)의 에미터는, 트랜지스터(Q24)의 베이스에 접속되어 있다. 즉, 트랜지스터(Q23)와 트랜지스터(Q24)는 달링턴 접속되어 있다. 초단의 트랜지스터(Q23)의 제2 제어전극인 베이스는, 차동증폭기(21)의 트랜지스터(Q5)의 콜렉터에 접속되어 있다. 트랜지스터(Q23, Q24)의 제4 주전극인 콜렉터는 접지되어 있다. 그리고, 트랜지스터(Q24)의 에미터와, 트랜지스터(Q23)의 베이스와의 사이에 위상보상회로(24)가 접속되어 있다.

이와 같은 직렬 레귤레이터(6)에서는, 트랜지스터(Q21, Q22)로 구성된 전압출력부(11)가 트랜지스터(Q7)로 구성된 직렬 레귤레이터(2)의 전압출력부(11)와 마찬가지로 동작한다. 또한, 트랜지스터(Q23, Q24)로 구성된 증폭기(23)가 트랜지스터(Q8)로 구성된 직렬 레귤레이터(2)의 증폭기(23)와 마찬가지로 동작한다.

따라서, 직렬 레귤레이터(6)는 제2 실시형태의 직렬 레귤레이터(2)와 마찬가지의 효과를 나타낸다. 더욱이, 직렬 레귤레이터(6)의 전압출력부(11) 및 증폭기(23)가, 달링턴 접속된 트랜지스터(Q21, Q22) 및 트랜지스터(Q23, Q24)로 각각 구성되어 있으므로, 파워 트랜지스터의 증폭률을 증강하는 것이 가능하게 되어 있다.

[제7 실시형태]

도 8은 본 발명의 제7 실시형태에 관한 직렬 레귤레이터의 구성도이며, 도 6 중의 요소와 공통된 요소에는 공통의 부호가 붙여져 있다.

상술의 제5 및 제6 실시형태의 직렬 레귤레이터(5, 6)에서는, 전압출력부(11)가 복수의 NPN형 바이폴라 트랜지스터 또는 PNP형 바이폴라 트랜지스터로 구성되고, 증폭기(23)가 복수의 NPN형 바이폴라 트랜지스터 또는 PNP형 바이폴라 트랜지스터로 구성되어 있다. 전압출력부(11)를 NPN형 바이폴라 트랜지스터와 PNP형 바이폴라 트랜지스터로 구성하는 것도 가능하다. 또, 증폭기(23)를 NPN형 바이폴라 트랜지스터와 PNP형 바이폴라 트랜지스터로 구성하는 것도 가능하다.

도 8의 직렬 레귤레이터(7)의 전압출력부(11)는 PNP형 바이폴라 트랜지스터 인 트랜지스터(Q25)와, NPN형 바이폴라 트랜지스터인 트랜지스터(Q26)로 구성되어 있다. 직렬 레귤레이터(7)의 증폭기(23)는, PNP형 바이폴라 트랜지스터인 트랜지스터(Q27)와, NPN형 바이폴라 트랜지스터인 트랜지스터(Q28)로 구성되어 있다. 직렬 레귤레이터(7)의 다른 구성은, 예를 들면 직렬 레귤레이터(6)와 마찬가지이다.

전압출력부(11)의 트랜지스터(Q25)의 콜렉터는 트랜지스터(Q26)의 베이스에 접속되고, 트랜지스터(Q25)의 에미터는 트랜지스터(Q26)의 콜렉터에 접속되며, 트랜지스터(Q25)와 트랜지스터(Q26)는 달링턴 접속되어 있다. 제1 주전극인 트랜지스터(Q26)의 콜렉터는, 입력단자(Pin)에 접속되어 있다. 제2 주전극인 트랜지스터(Q26)의 에미터가, 출력단자(Pout)에 접속되어 있다. 제1 주전극인 트랜지스터(Q25)의 베이스는, 증폭기(23) 중의 트랜지스터(Q27)의 에미터와 트랜지스터(Q28)의 제3 주전극인 콜렉터에 접속되어 있다.

증폭기(23) 중의 트랜지스터(Q27)의 콜렉터는, 트랜지스터(Q28)의 베이스에 접속되어 있다. 즉, 트랜지스터(Q27)와 트랜지스터(Q28)는 달링턴 접속되어 있다. 초단의 트랜지스터(Q27)의 제2 제어전극인 베이스는, 차동증폭기(21)의 트랜지스터(Q5)의 콜렉터에 접속되어 있다. 제4 주전극인 트랜지스터(Q28)의 에미터는 접지되어 있다. 그리고, 트랜지스터(Q28)의 콜렉터와 트랜지스터(Q27)의 베이스와의 사이에, 위상보상회로(24)가 접속되어 있다.

이와 같은 직렬 레귤레이터(7)에서는, 트랜지스터(Q25, Q26)로 구성된 전압출력부(11)가 제6 실시형태의 직렬 레귤레이터(6)의 전압출력부(11)와 마찬가지로 동작한다. 또한, 트랜지스터(Q27, Q28)로 구성된 증폭기(23)가 직렬 레귤레이터(6) 의 증폭기(23)와 마찬가지로 동작한다.

따라서, 직렬 레귤레이터(7)는 제6 실시형태의 직렬 레귤레이터(6)와 마찬가지의 효과를 나타낸다.

또한, 본 발명을 실시하는데 있어서는 여러 가지 형태가 고려될 수 있으며, 상기 실시형태에 한정되는 것은 아니다.

이상 설명한 바와 같이, 본 발명에 의하면 안정하게 동작한다.

Claims

직류전압이 공급되며, 제어신호에 기초해서 직류의 출력전압을 출력하는 전압출력부(11)와,

상기 전압출력부(11)가 출력한 출력전압과 기준전압의 오차전압을 생성하는 차동증폭기(21)와,

상기 오차전압을 증폭하여 상기 제어신호로서 상기 전압출력부로 출력하는 증폭기(23)와,

상기 증폭기(23)의 상기 오차전압을 입력하는 단자와 상기 제어신호를 출력하는 단자 사이에 직렬로 접속되고, 그 제어신호를 그 오차전압으로 귀환시켜 위상보상을 행하며, 그 제어신호의 주파수특성으로 상기 오차전압을 증폭할 때의 이득이 1을 초과하는 주파수대역에 제1 컷오프 주파수를 설정하고, 그 제1 컷오프 주파수보다도 높은 주파수에서의 위상여유를 30°~90°범위로 유지시키는 저항(R3) 및 제1 콘덴서(C2)와 그 저항(R3)에 병렬로 접속되며, 그 제어신호의 주파수 특성에서의 그 제1 컷오프 주파수보다도 높고 이득이 1 이하로 되는 주파수대역에 제2 컷오프 주파수를 설정하고, 그 제2 컷오프 주파수보다도 높은 주파수에서의 이득을 1미만으로 하는 제2 콘덴서(C3)를 가지는 위상보상회로(24)를 구비하는 것을 특징으로 하는 안정화전원회로.
제1항에 있어서,

상기 전압출력부(11)는, 제1 주전극과 제2 주전극과 그 제1 주전극 및 그 제2 주전극간의 도통상태를 제어하는 제1 제어전극을 가지고, 상기 증폭기(23)가 상기 제어신호를 출력하는 단자에 그 제1 제어전극이 접속되며, 상기 직류전압이 공급되는 단자에 그 제1 주전극이 접속되고, 상기 출력전압이 출력되는 단자에 그 제2 주전극이 접속된 제1 트랜지스터(Q1, Q7, Q9, Q15)에 의해 구성되며,

상기 증폭기(23)는, 제3 주전극과 제4 주전극과 그 제3 주전극 및 그 제4 주전극간의 도통상태를 제어하는 제2 제어전극을 가지고 그 제2 제어전극이 상기 오차전압을 입력하는 단자를 구성하여 상기 차동증폭기(21)의 출력단자에 접속되며, 그 제3 주전극이 상기 제어신호를 출력하는 단자를 구성하여 상기 제1 제어전극에 접속되고, 그 제4 주전극이 접지된 제2 트랜지스터(Q2, Q8, Q10, Q16)에 의해 형성되고,

더욱이, 상기 제1 주전극과 상기 제1 제어전극의 사이에 접속된 정전류회로(22)를 구비한 것을 특징으로 하는 안정화 전원회로.
제2항에 있어서,

상기 제1 트랜지스터(Q1)는, NPN형 바이폴라 트랜지스터인 것을 특징으로 하는 안정화 전원회로.
제2항에 있어서,

상기 제1 트랜지스터(Q7)는, PNP형 바이폴라 트랜지스터인 것을 특징으로 하는 안정화 전원회로.
제2항에 있어서,

상기 제1 트랜지스터(Q9)는, N 채널형 전계효과 트랜지스터인 것을 특징으로 하는 안정화 전원회로.
제2항에 있어서,

상기 제1 트랜지스터(Q15)는, P 채널형 전계효과 트랜지스터인 것을 특징으로 하는 안정화 전원회로.
제2항에 있어서,

상기 제2 트랜지스터(Q2)는, NPN형 바이폴라 트랜지스터인 것을 특징으로 하는 안정화 전원회로.
제2항에 있어서,

상기 제2 트랜지스터(Q8)는, PNP형 바이폴라 트랜지스터인 것을 특징으로 하는 안정화 전원회로.
제2항에 있어서,

상기 제2 트랜지스터(Q10)는, N 채널형 전계효과 트랜지스터인 것을 특징으로 하는 안정화 전원회로.
제2항에 있어서,

상기 제2 트랜지스터(Q16)는, P 채널형 전계효과 트랜지스터인 것을 특징으로 하는 안정화 전원회로.
제1항에 있어서,

상기 전압출력부(11)는 제1 주전극과 제2 주전극과 그 제1 주전극 및 제2 주전극 간의 도통상태를 제어하는 제1 제어전극을 각각 구비하여 달링턴 접속된 복수단의 트랜지스터(Q17, Q18, Q21, Q22, Q25, Q26)를 구비하고, 상기 증폭기(23)의 상기 제어신호를 출력하는 단자에 그 복수단의 트랜지스터 중 초단의 트랜지스터(Q17, Q21, Q25)의 그 제1 제어전극이 접속되며, 상기 직류전압이 공급되는 단자(Pin)에 그 복수의 트랜지스터 중의 최종단 트랜지스터(Q18, Q22, Q26)의 제1 주전극이 접속되고, 상기 출력전압이 출력되는 단자(Pout)에 그 최종단 트랜지스터(Q18, Q22, Q26)의 제2 주전극이 접속되어 있는 것을 특징으로 하는 안정화 전원회로.
제11항에 있어서,

상기 복수단의 트랜지스터(Q17, Q18)는, NPN형 바이폴라 트랜지스터인 것을 특징으로 하는 안정화 전원회로.
제11항에 있어서,

상기 복수단의 트랜지스터(Q21, Q22)는, PNP형 바이폴라 트랜지스터인 것을 특징으로 하는 안정화 전원회로.
제11항에 있어서,

상기 복수단의 트랜지스터(Q25, Q26)는, PNP형 바이폴라 트랜지스터 및 NPN형 바이폴라 트랜지스터인 것을 특징으로 하는 안정화 전원회로.
제1항에 있어서,

상기 전압출력부(11)의 상기 직류전압이 입력되는 제1 단자(Pin)와 그 전압출력부(11)의 상기 제어신호가 입력되는 제어단자의 사이에 접속된 정전류회로(22)를 구비함과 동시에,

상기 증폭기(23)는, 제3 주전극과 제4 주전극과 그 제3 주전극 및 그 제4 주전극간의 도통상태를 제어하는 제2 제어전극을 각각 구비하여 달링턴 접속된 복수단의 트랜지스터(Q19, Q20, Q23, Q24, Q27, Q28)을 구비하며,

상기 복수단의 트랜지스터(Q19, Q20, Q23, Q24, Q27, Q28) 중 초단의 트랜지스터(Q19, Q23, Q27)의 제2 제어전극이 상기 오차전압을 입력하는 단자를 구성하여 상기 차동증폭기(21)의 출력단자에 접속되며, 그 복수단의 트랜지스터 중 최종단의 트랜지스터(Q20, Q24, Q28)의 제3 주전극이 상기 제어신호를 출력하는 단자를 구성하여 상기 전압출력부(11)의 제어단자에 접속되고, 그 최종단 트랜지스터(Q20, Q24, Q28)의 제4 주전극이 접지되어 있는 것을 특징으로 하는 안정화 전원회로.
제15항에 있어서,

상기 복수단의 트랜지스터(Q19, Q20)는, NPN형 바이폴라 트랜지스터인 것을 특징으로 하는 안정화 전원회로.
제15항에 있어서,

상기 복수단의 트랜지스터(Q23, Q24)는, PNP형 바이폴라 트랜지스터인 것을 특징으로 하는 안정화 전원회로.
제15항에 있어서,

상기 복수단의 트랜지스터(Q27, Q28)는, PNP형 바이폴라 트랜지스터 및 NPN형 바이폴라 트랜지스터인 것을 특징으로 하는 안정화 전원회로.
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