JP2001195138A - シリーズレギュレータ電源回路 - Google Patents

Abstract

(57)【要約】 【課題】 電子機器等の電源として用いられるシリーズ
レギュレータ電源回路の電源電圧に含まれるリップルの
除去率を向上させる。 【解決手段】 出力にＰＭＯＳ−ＦＥＴのＭ０を用い、
これとグランドとの間に接続された抵抗Ｒ１，Ｒ２の中
間電圧を、基準電圧回路２から与えられる基準電圧と比
較し、入力電源ＶＩＮまたは出力を電源（端子５）とす
るアンプ回路１にて上記Ｍ０を制御し所望の出力電圧を
出力させるに当たり、上記アンプ回路１の出力段３をフ
ィルタ付き定電流源を備えたものとすることにより、ア
ンプ回路１の電源（端子５）に含まれる高周波リップル
をその出力に通過させるようにし、リップル除去率を高
める。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、シリーズレギュ
レータ電源回路、特に小型化，低電圧化された電子機器
および半導体集積回路に電源を供給するシリーズレギュ
レータ電源回路に関する。

【０００２】

【従来の技術】この種の回路として、出願人は図８に示
すもの（特願平１１−０９２６７７号：以下提案済み回
路ともいう）を提案している。１はアンプ回路、２は基
準電圧回路、４は出力コンデンサを示す。これは、出力
電圧を抵抗Ｒ１，Ｒ２で分圧し、その電圧と基準電圧と
をＭ１〜Ｍ１５のＭＯＳ−ＦＥＴ（Ｍｅｔａｌ Ｏｘｉ
ｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆ
ｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ：Ｍ３，Ｍ４，Ｍ８，
Ｍ９，Ｍ１０はＮ−ｃｈａｎｎｅｌ、それ以外はＰ−ｃ
ｈａｎｎｅｌ）から構成される演算増幅器で比較し、出
力トランジスタ（ＰＭＯＳ−ＦＥＴ）Ｍ０を制御するこ
とにより所望の出力電圧を得るものである。この演算増
幅器のＭ１〜Ｍ８のＭＯＳ−ＦＥＴにより差動段が、Ｍ
９〜Ｍ１２のＭＯＳ−ＦＥＴにより増幅段が、そしてＭ
１３〜Ｍ１５のＭＯＳ−ＦＥＴによりバッファ出力段が
それぞれ構成されている。

【０００３】上記差動段は、Ｍ５〜Ｍ８の高出力抵抗の
カレントミラー回路により、入力電源ＶＩＮに含まれる
リップルの影響を受けないため、差動段出力には電源か
らの直接的なリップル成分は発生しない。また、次段の
増幅段は、カスコード増幅器とすることで、Ｍ９，Ｍ１
０の増幅部の出力抵抗よりも定電流負荷であるＭ１１の
出力抵抗の方が小さくなり、入力電源のリップル成分を
増幅段の出力に畳み込むことができる。最後のバッファ
出力段をソースフォロワ回路とすることにより、アンプ
回路１の最大出力電圧を、入力電圧からＭ０のスレッシ
ョルド電圧である０．３Ｖ差し引いた値以上にすること
を可能とし、増幅段からのリップル成分をゲイン１でそ
のまま出力して出力抵抗を低くするようにしている。

【０００４】バッファ出力段の出力抵抗、すなわち演算
増幅器の出力抵抗を低くするのは、出力トランジスタＭ
０のゲート容量で生じるポール（極点）の影響を小さく
して、閉ループの安定性を確保するためである。演算増
幅器の出力に電源のリップル成分を出力させることによ
り、出力トランジスタＭ０において、電源であるソース
のリップル成分とゲートのリップル成分が同じとなり、
ゲート・ソース間電圧はリップルの影響を受けなくなり
常に一定となる。これにより、出力負荷電流にはリップ
ル成分が発生せず、その結果、レギュレータ出力にもリ
ップルは生じず、リップル除去率を上げることができ
る。

【０００５】

【発明が解決しようとする課題】図８の提案済み回路で
は、電源に含まれる低い周波数のリップル成分を演算増
幅器から同位相または逆位相で出力させ、出力トランジ
スタＭ０のゲート・ソース間電圧はそのリップルの影響
を受けず略一定に保たれ、リップルのない一定の出力負
荷電流が流れるため、シリーズレギュレータ出力にリッ
プル成分が出ず、リップル除去率が向上する。ところ
で、演算増幅器の出力の交流成分ｖ₀ は、次の（１）式
のように表わされる。なお、ω₁ は増幅段の出力抵抗と
内部の容量による角周波数、ｖ_rip は電源のリップル成
分である。 ｖ₀ ＝ｖ_rip ／｛１＋ｊ（ω／ω₁ ）｝ …（１）

【０００６】上記（１）式からも分かるように、高い周
波数のリップル成分は演算増幅器を構成しているＭＯＳ
−ＦＥＴの内部抵抗や補償用のコンデンサや寄生コンデ
ンサで生じるフィルタ成分で減衰してしまい、リップル
成分が演算増幅器から出力されないため、出力トランジ
スタＭ０のゲート・ソース間電圧はリップルの変動と追
従し、その変動した電圧に比例した出力負荷電流が流れ
るため、最終的にはシリーズレギュレータの出力に電源
のリップル成分が出ることになり、リップル除去率が悪
化することになる。つまり、出力トランジスタＭ０のゲ
ート・ソース間電圧の交流成分ｖ_gs0 は、次の（２）式
のように表わされる。 ｖ_gs0 ＝−（ｖ_rip −ｖ₀ ） ＝−ｊ（ω／ω₁ ）・ｖ_rip ／｛１＋ｊ（ω／ω₁ ）｝ …（２） このようなことは、演算増幅器などの通常のアンプ回路
を用いても、リップルの大きさ（振幅）の違いはあるが
周波数特性としては同様な現象が生じるという問題を有
することになる。したがって、この発明の課題は、高い
周波数域におけるリップル除去率を悪化させないように
することにある。

【０００７】

【課題を解決するための手段】上記課題の解決を図るた
め、請求項１の発明では、出力として用いられる出力Ｐ
ＭＯＳ−ＦＥＴとグランドとの間に接続された２つの抵
抗の中間電圧を基準電圧と比較する比較増幅部を有し、
入力電源または出力をその電源とするアンプ回路からな
り、前記出力ＰＭＯＳ−ＦＥＴを制御することにより所
望の出力電圧を得るシリーズレギュレータ電源回路にお
いて、前記アンプ回路の出力段を、フィルタを備えた定
電流源と増幅用トランジスタとから構成し、前記フィル
タを備えた定電流源により入力電源に含まれる高周波リ
ップル成分をアンプ回路の出力に通過させることを特徴
とする。この請求項１の発明においては、前記定電流源
の一方を前記電源に接続し、グランドに接続された前記
増幅用トランジスタの定電流負荷として用いることがで
きる（請求項２の発明）。

【０００８】上記請求項２の発明においては、前記定電
流源を、ドレインに基準電流源が接続される第１のＰＭ
ＯＳ−ＦＥＴと、この第１ＰＭＯＳ−ＦＥＴのドレイン
とゲートとの接続点に接続されるローパスフィルタと、
このローパスフィルタの出力に接続される第２のＰＭＯ
Ｓ−ＦＥＴとから構成し、前記第１，第２の各ＰＭＯＳ
−ＦＥＴのソースを電源にそれぞれ接続することができ
（請求項３の発明）、この請求項３の発明においては、
前記ローパスフィルタを抵抗とコンデンサとから構成す
ることができ（請求項４の発明）、この請求項４の発明
においては、前記ローパスフィルタを構成する抵抗をＭ
ＯＳ−ＦＥＴのＭＯＳ抵抗を含むアクティブ抵抗とする
ことができる（請求項５の発明）。さらに、上記請求項
１〜５のいずれかの発明においては、前記定電流源と並
列に、基準電流源に比例した電流を流す定電流バイアス
回路を接続し、その電流の総和を前記増幅用トランジス
タのバイアス電流とすることができる（請求項６の発
明）。

【０００９】

【発明の実施の形態】図１はこの発明の第１の実施の形
態としての基本的な回路構成を示す。１はアンプ回路
（演算増幅器）、２は基準電圧回路、３はフィルタ付き
定電流源を持つ出力段、４は出力コンデンサ、５は入力
電源ＶＩＮまたはシリーズレギュレータ出力ＶＯＵＴが
入力されるアンプ回路電源端子である。前述のように、
演算増幅器などの一般のアンプ回路では、電源のリップ
ル成分ｖ_rip とアンプ回路の出力におけるリップル成分
ｖ₀ との関係は、上記（１）式のようになる。したがっ
て、角周波数ω₁ より低い周波数では一定のリップル成
分がアンプ回路より出力されるが、ω₁ より高い周波数
ではリップル成分が減衰して出力される。この様子を図
２に示す。

【００１０】ところで、図１では出力段の定電流源に、
電源の高い周波数を通過させるためのフィルタ付きのバ
イアス回路３を用いることにより、高い周波数の電源リ
ップルをアンプ回路の出力に畳み込むようにしている。
このバイアス回路３を付加することにより、次の
（３），（４）式で示すような電流成分ｉ_o1，ｉ_o2が発
生する。電流ｉ_o1は出力段３のリップル電圧ｖ_rip に対
する電流成分であり、電流ｉ _o2はリップル電圧ｖ_rip に
対するバイアス回路の電流成分である。また、バイアス
回路のフィルタ特性である−３ｄＢ角周波数を、ω₂ と
する。 ｉ_o1∝ｖ_rip ／｛１＋ｊ（ω／ω₁ ）｝ …（３） ｉ_o2∝ｖ_rip ・ｊ（ω／ω₂ ）／｛１＋ｊ（ω／ω₂ ）｝ …（４）

【００１１】電流ｉ_o1，ｉ_o2を合成したときに、周波数
の依存性を持たないように、角周波数ω₂ や出力段内部
のトランジスタのパラメータを決定する。この段の定電
流源で生じるリップル電圧は図２の一点破線１２とな
り、これと点線１１とを合成した実線１３が出力段のリ
ップル出力、すなわち、アンプ回路のリップル出力とな
る。なお、点線１１は従来のアンプ回路のリップル出力
周波数特性を示す。以上より、出力ＰＭＯＳトランジス
タＭ０のゲート・ソース間電圧の交流成分ｖ_gsは、出力
段のリップル成分をｖ₀ とすると、 ｖ_gs＝−（ｖ_rip −Ｋ・ｖ₀ ）＝０ …（５） となり、電源リップルの影響を受けない。なお、Ｋは一
定の定数である。

【００１２】図３はこの発明の第２の実施の形態を示す
回路図である。６は比較増幅段、７は定電流源、８は増
幅用トランジスタで、その他は図１と同様である。同図
からも明らかなように、前段には差動増幅器などを含む
比較増幅段６を有し、出力段には比較増幅段６の出力に
接続される増幅用トランジスタ８の一方をグランドに接
続し、フィルタを含む定電流源７の一方を電源５に、そ
の他方を増幅用トランジスタ８に接続することにより、
高い周波数の電源リップルをアンプ回路１の出力に畳み
込むものである。

【００１３】図４はこの発明の第３の実施の形態を示す
回路図である。これは、図３の定電流源７を具体化した
もので、ＰＭＯＳ−ＦＥＴであるＭ１４，Ｍ１５とロー
パスフィルタ９よりなる定電流負荷とする。ローパスフ
ィルタ９の−３ｄＢ周波数をω₂ とすると、Ｍ１４の出
力電流ｉ₁₄は次の（３）式のようになる。ｇ_m14 はＭ１
４のトランス（伝達）コンダクタンスである。 ｉ₁₄＝ｇ_m14 ・ｖ_rip ・ｊ（ω／ω₂ ）／｛１＋ｊ（ω／ω₂ ）｝ ｇ_m14 ＝｛２μ₀ Ｃ_OX（Ｗ／Ｌ）₁₄・Ｉ₁₄｝^1/2 …（６） なお、μ₀ ，Ｃ_OXは半導体プロセスから決まるパラメー
タであり、Ｗ，ＬはＰＭＯＳ−ＦＥＴのチャンネル幅，
チャンネル長を示す。また、Ｉ₁₄はＭ１４の直流バイア
ス電流である。

【００１４】図５はこの発明の第４の実施の形態を示す
回路図である。これは、定電流源７のローパスフィルタ
を抵抗Ｒ１０とコンデンサＣ１０で構成したもので、こ
のフィルタの−３ｄＢ周波数ω₂ は、ω₂ ＝１／（Ｒ１
０・Ｃ１０）となる。Ｍ１３からＭ１５のＰＭＯＳ−Ｆ
ＥＴとＲ１０，Ｃ１０からなる出力段の出力ｖ₀ をｖ₀
＝ｖ_rip とするための条件は次のようになる。 Ｒ１０・Ｃ１０＝１／２・１／ω₁ …（７） ｇ_m13 ＝ｇ_m14 …（８）

【００１５】図６はこの発明の第５の実施の形態を示す
回路図である。これは、図５の抵抗Ｒ１０をＰＭＯＳ−
ＦＥＴであるＭ１６のＭＯＳ抵抗で置き換えたもので、
ＰＭＯＳ−ＦＥＴのＭ１７，Ｍ１８はＭ１６のバイアス
回路となる。増幅段の角周波数ω₁ が低い場合、Ｒ１
０，Ｃ１０の時定数を大きくしなければならず、集積回
路に組み込むコンデンサの容量はおおよそ数１０ｐＦと
限られるため、抵抗Ｒ１０を大きくしなければならな
い。抵抗の占める面積は抵抗値によって大きくなるた
め、ＭＯＳ抵抗に置き換えることで、より小さい面積で
高い抵抗値を実現できるようにしている。

【００１６】図７はこの発明の第６の実施の形態を示す
回路図である。これは、図３〜図６の出力段の定電流源
７と並列に、ＰＭＯＳ−ＦＥＴのＭ１９，Ｍ２０からな
る定電流バイアス回路１０を設けた構成となっている。
このように構成されたアンプ回路の出力ｖ₀ が、ｖ₀ ＝
ｖ_rip となるための条件は次のようになる。なお、
Ｉ₁₄，Ｉ₁₉はＰＭＯＳ−ＦＥＴのＭ１４，Ｍ１９のバイ
アス電流を示す。 Ｒ１０・Ｃ１０＝１／２・１／ω₁ …（７） （Ｗ／Ｌ）₁₄／（Ｗ／Ｌ）₁₃＝（Ｉ₁₄＋Ｉ₁₉）／Ｉ₁₄ …（９）

【００１７】

【発明の効果】この発明によれば、低い周波数から高い
周波数までの電源リップルのリップル除去率を高めたシ
リーズレギュレータ電源回路を実現し、デジタルシステ
ムや無線システムに使われる電池やスイッチング電源な
ど、高い周波数のリップルを含んだ電圧源を入力源とす
るシステムにおける安定化電源として効果を発揮するこ
とができる。特に、高い周波数におけるリップル除去率
を、出力段のフィルタ特性により変えることができるの
で、所望のリップル除去率の周波数特性を得るための設
計が容易となる。また、図５から図７の例に示すよう
に、出力段をすべてＰＭＯＳ−ＦＥＴで構成することに
より、半導体プロセスのばらつきによる回路特性のばら
つきを最小限にすることが可能となる利点が得られる。

【図面の簡単な説明】

【図１】この発明の第１の実施の形態を示す回路構成図
である。

【図２】この発明の原理説明図である。

【図３】この発明の第２の実施の形態を示す回路図であ
る。

【図４】この発明の第３の実施の形態を示す回路図であ
る。

【図５】この発明の第４の実施の形態を示す回路図であ
る。

【図６】この発明の第５の実施の形態を示す回路図であ
る。

【図７】この発明の第６の実施の形態を示す回路図であ
る。

【図８】提案済回路を示す回路構成図である。

【符号の説明】

１…アンプ回路（演算増幅器）、２…基準電圧回路、３
…出力段、４…出力コンデンサ、５…電源端子、６…比
較増幅段、７…フィルタ付き定電流源、８…増幅用トラ
ンジスタ、９…ローパスフィルタ、１０…定電流バイア
ス回路、１１…従来のアンプ回路のリップル出力周波数
特性、１２…出力段のフィルタ付き定電流源バイアス回
路のリップル出力周波数特性、１３…この発明に用いた
アンプ回路のリップル出力周波数特性。

───────────────────────────────────────────────────── フロントページの続き (72)発明者 代市 幸司 千葉県野田市山崎2641 東京理科大学内 (72)発明者 関根 慶太郎 千葉県野田市山崎2641 東京理科大学内 Ｆターム(参考） 5H410 BB04 CC02 DD02 EA11 EB16 EB37 FF03 FF25 5H730 AA00 AS01 BB00 DD04 FD01 FF01

Claims (6)

【特許請求の範囲】
1. 【請求項１】 出力として用いられる出力ＰＭＯＳ−Ｆ
   ＥＴとグランドとの間に接続された２つの抵抗の中間電
   圧を基準電圧と比較する比較増幅部を有し、入力電源ま
   たは出力をその電源とするアンプ回路からなり、前記出
   力ＰＭＯＳ−ＦＥＴを制御することにより所望の出力電
   圧を得るシリーズレギュレータ電源回路において、 前記アンプ回路の出力段を、フィルタを備えた定電流源
   と増幅用トランジスタとから構成し、前記フィルタを備
   えた定電流源により入力電源に含まれる高周波リップル
   成分をアンプ回路の出力に通過させることを特徴とする
   シリーズレギュレータ電源回路。
2. 【請求項２】 前記定電流源の一方を前記電源に接続
   し、グランドに接続された前記増幅用トランジスタの定
   電流負荷として用いることを特徴とする請求項１に記載
   のシリーズレギュレータ電源回路。
3. 【請求項３】 前記定電流源を、ドレインに基準電流源
   が接続される第１のＰＭＯＳ−ＦＥＴと、この第１ＰＭ
   ＯＳ−ＦＥＴのドレインとゲートとの接続点に接続され
   るローパスフィルタと、このローパスフィルタの出力に
   接続される第２のＰＭＯＳ−ＦＥＴとから構成し、前記
   第１，第２の各ＰＭＯＳ−ＦＥＴのソースを電源にそれ
   ぞれ接続したことを特徴とする請求項２に記載のシリー
   ズレギュレータ電源回路。
4. 【請求項４】 前記ローパスフィルタを抵抗とコンデン
   サとから構成することを特徴とする請求項３に記載のシ
   リーズレギュレータ電源回路。
5. 【請求項５】 前記ローパスフィルタを構成する抵抗を
   ＭＯＳ−ＦＥＴのＭＯＳ抵抗を含むアクティブ抵抗とす
   ることを特徴とする請求項４に記載のシリーズレギュレ
   ータ電源回路。
6. 【請求項６】 前記定電流源と並列に、基準電流源に比
   例した電流を流す定電流バイアス回路を接続し、その電
   流の総和を前記増幅用トランジスタのバイアス電流とす
   ることを特徴とする請求項１ないし５のいずれかに記載
   のシリーズレギュレータ電源回路。