JP3750787B2 - シリーズレギュレータ電源回路 - Google Patents

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Description

【0001】
【発明の属する技術分野】
この発明は、シリーズレギュレータ電源回路、特に小型化,低電圧化された電子機器および半導体集積回路に電源を供給するシリーズレギュレータ電源回路に関する。
【0002】
【従来の技術】
この種の回路として、出願人は図8に示すもの(特願平11−092677号:以下提案済み回路ともいう)を提案している。1はアンプ回路、2は基準電圧回路、4は出力コンデンサを示す。
これは、出力電圧を抵抗R1,R2で分圧し、その電圧と基準電圧とをM1〜M15のMOS−FET(Metal Oxide Semiconductor Field Effect Transistor:M3,M4,M8,M9,M10はN−channel、それ以外はP−channel)から構成される演算増幅器で比較し、出力トランジスタ(PMOS−FET)M0を制御することにより所望の出力電圧を得るものである。この演算増幅器のM1〜M8のMOS−FETにより差動段が、M9〜M12のMOS−FETにより増幅段が、そしてM13〜M15のMOS−FETによりバッファ出力段がそれぞれ構成されている。
【0003】
上記差動段は、M5〜M8の高出力抵抗のカレントミラー回路により、入力電源VINに含まれるリップルの影響を受けないため、差動段出力には電源からの直接的なリップル成分は発生しない。また、次段の増幅段は、カスコード増幅器とすることで、M9,M10の増幅部の出力抵抗よりも定電流負荷であるM11の出力抵抗の方が小さくなり、入力電源のリップル成分を増幅段の出力に畳み込むことができる。最後のバッファ出力段をソースフォロワ回路とすることにより、アンプ回路1の最大出力電圧を、入力電圧からM0のスレッショルド電圧である0.3V差し引いた値以上にすることを可能とし、増幅段からのリップル成分をゲイン1でそのまま出力して出力抵抗を低くするようにしている。
【0004】
バッファ出力段の出力抵抗、すなわち演算増幅器の出力抵抗を低くするのは、出力トランジスタM0のゲート容量で生じるポール(極点)の影響を小さくして、閉ループの安定性を確保するためである。演算増幅器の出力に電源のリップル成分を出力させることにより、出力トランジスタM0において、電源であるソースのリップル成分とゲートのリップル成分が同じとなり、ゲート・ソース間電圧はリップルの影響を受けなくなり常に一定となる。これにより、出力負荷電流にはリップル成分が発生せず、その結果、レギュレータ出力にもリップルは生じず、リップル除去率を上げることができる。
【0005】
【発明が解決しようとする課題】
図8の提案済み回路では、電源に含まれる低い周波数のリップル成分を演算増幅器から同位相または逆位相で出力させ、出力トランジスタM0のゲート・ソース間電圧はそのリップルの影響を受けず略一定に保たれ、リップルのない一定の出力負荷電流が流れるため、シリーズレギュレータ出力にリップル成分が出ず、リップル除去率が向上する。
ところで、演算増幅器の出力の交流成分v0 は、次の(1)式のように表わされる。なお、ω1 は増幅段の出力抵抗と内部の容量による角周波数、vrip は電源のリップル成分である。
0 =vrip /{1+j(ω/ω1 )} …(1)
【0006】
上記(1)式からも分かるように、高い周波数のリップル成分は演算増幅器を構成しているMOS−FETの内部抵抗や補償用のコンデンサや寄生コンデンサで生じるフィルタ成分で減衰してしまい、リップル成分が演算増幅器から出力されないため、出力トランジスタM0のゲート・ソース間電圧はリップルの変動と追従し、その変動した電圧に比例した出力負荷電流が流れるため、最終的にはシリーズレギュレータの出力に電源のリップル成分が出ることになり、リップル除去率が悪化することになる。つまり、出力トランジスタM0のゲート・ソース間電圧の交流成分vgs0 は、次の(2)式のように表わされる。
Figure 0003750787
このようなことは、演算増幅器などの通常のアンプ回路を用いても、リップルの大きさ(振幅)の違いはあるが周波数特性としては同様な現象が生じるという問題を有することになる。
したがって、この発明の課題は、高い周波数域におけるリップル除去率を悪化させないようにすることにある。
【0007】
【課題を解決するための手段】
上記課題の解決を図るため、請求項1の発明では、出力として用いられる出力PMOS−FETとグランドとの間に接続された2つの抵抗の中間電圧を基準電圧と比較する比較増幅部を有し、入力電源または出力をその電源とするアンプ回路からなり、前記出力PMOS−FETを制御することにより所望の出力電圧を得るシリーズレギュレータ電源回路において、
前記アンプ回路の出力段を、フィルタを備えた定電流源と増幅用トランジスタとから構成し、前記フィルタを備えた定電流源により入力電源に含まれる高周波リップル成分をアンプ回路の出力に通過させることを特徴とする。この請求項1の発明においては、前記定電流源の一方を前記電源に接続し、グランドに接続された前記増幅用トランジスタの定電流負荷として用いることができる(請求項2の発明)。
【0008】
上記請求項2の発明においては、前記定電流源を、ドレインに基準電流源が接続される第1のPMOS−FETと、この第1PMOS−FETのドレインとゲートとの接続点に接続されるローパスフィルタと、このローパスフィルタの出力に接続される第2のPMOS−FETとから構成し、前記第1,第2の各PMOS−FETのソースを電源にそれぞれ接続することができ(請求項3の発明)、この請求項3の発明においては、前記ローパスフィルタを抵抗とコンデンサとから構成することができ(請求項4の発明)、この請求項4の発明においては、前記ローパスフィルタを構成する抵抗をMOS−FETのMOS抵抗を含むアクティブ抵抗とすることができる(請求項5の発明)。
さらに、上記請求項1〜5のいずれかの発明においては、前記定電流源と並列に、基準電流源に比例した電流を流す定電流バイアス回路を接続し、その電流の総和を前記増幅用トランジスタのバイアス電流とすることができる(請求項6の発明)。
【0009】
【発明の実施の形態】
図1はこの発明の第1の実施の形態としての基本的な回路構成を示す。1はアンプ回路(演算増幅器)、2は基準電圧回路、3はフィルタ付き定電流源を持つ出力段、4は出力コンデンサ、5は入力電源VINまたはシリーズレギュレータ出力VOUTが入力されるアンプ回路電源端子である。
前述のように、演算増幅器などの一般のアンプ回路では、電源のリップル成分vrip とアンプ回路の出力におけるリップル成分v0 との関係は、上記(1)式のようになる。したがって、角周波数ω1 より低い周波数では一定のリップル成分がアンプ回路より出力されるが、ω1 より高い周波数ではリップル成分が減衰して出力される。この様子を図2に示す。
【0010】
ところで、図1では出力段の定電流源に、電源の高い周波数を通過させるためのフィルタ付きのバイアス回路3を用いることにより、高い周波数の電源リップルをアンプ回路の出力に畳み込むようにしている。このバイアス回路3を付加することにより、次の(3),(4)式で示すような電流成分io1,io2が発生する。電流io1は出力段3のリップル電圧vrip に対する電流成分であり、電流io2はリップル電圧vrip に対するバイアス回路の電流成分である。また、バイアス回路のフィルタ特性である−3dB角周波数を、ω2 とする。
o1∝vrip /{1+j(ω/ω1 )} …(3)
o2∝vrip ・j(ω/ω2 )/{1+j(ω/ω2 )} …(4)
【0011】
電流io1,io2を合成したときに、周波数の依存性を持たないように、角周波数ω2 や出力段内部のトランジスタのパラメータを決定する。この段の定電流源で生じるリップル電圧は図2の一点破線12となり、これと点線11とを合成した実線13が出力段のリップル出力、すなわち、アンプ回路のリップル出力となる。なお、点線11は従来のアンプ回路のリップル出力周波数特性を示す。
以上より、出力PMOSトランジスタM0のゲート・ソース間電圧の交流成分vgsは、出力段のリップル成分をv0 とすると、
gs=−(vrip −K・v0 )=0 …(5)
となり、電源リップルの影響を受けない。なお、Kは一定の定数である。
【0012】
図3はこの発明の第2の実施の形態を示す回路図である。6は比較増幅段、7は定電流源、8は増幅用トランジスタで、その他は図1と同様である。
同図からも明らかなように、前段には差動増幅器などを含む比較増幅段6を有し、出力段には比較増幅段6の出力に接続される増幅用トランジスタ8の一方をグランドに接続し、フィルタを含む定電流源7の一方を電源5に、その他方を増幅用トランジスタ8に接続することにより、高い周波数の電源リップルをアンプ回路1の出力に畳み込むものである。
【0013】
図4はこの発明の第3の実施の形態を示す回路図である。
これは、図3の定電流源7を具体化したもので、PMOS−FETであるM14,M15とローパスフィルタ9よりなる定電流負荷とする。ローパスフィルタ9の−3dB周波数をω2 とすると、M14の出力電流i14は次の(3)式のようになる。gm14 はM14のトランス(伝達)コンダクタンスである。
14=gm14 ・vrip ・j(ω/ω2 )/{1+j(ω/ω2 )}
m14 ={2μ0 OX(W/L)14・I141/2 …(6)
なお、μ0 ,COXは半導体プロセスから決まるパラメータであり、W,LはPMOS−FETのチャンネル幅,チャンネル長を示す。また、I14はM14の直流バイアス電流である。
【0014】
図5はこの発明の第4の実施の形態を示す回路図である。
これは、定電流源7のローパスフィルタを抵抗R10とコンデンサC10で構成したもので、このフィルタの−3dB周波数ω2 は、
ω2 =1/(R10・C10)
となる。M13からM15のPMOS−FETとR10,C10からなる出力段の出力v0 をv0 =vrip とするための条件は次のようになる。
R10・C10=1/2・1/ω1 …(7)
m13 =gm14 …(8)
【0015】
図6はこの発明の第5の実施の形態を示す回路図である。
これは、図5の抵抗R10をPMOS−FETであるM16のMOS抵抗で置き換えたもので、PMOS−FETのM17,M18はM16のバイアス回路となる。増幅段の角周波数ω1 が低い場合、R10,C10の時定数を大きくしなければならず、集積回路に組み込むコンデンサの容量はおおよそ数10pFと限られるため、抵抗R10を大きくしなければならない。抵抗の占める面積は抵抗値によって大きくなるため、MOS抵抗に置き換えることで、より小さい面積で高い抵抗値を実現できるようにしている。
【0016】
図7はこの発明の第6の実施の形態を示す回路図である。
これは、図3〜図6の出力段の定電流源7と並列に、PMOS−FETのM19,M20からなる定電流バイアス回路10を設けた構成となっている。このように構成されたアンプ回路の出力v0 が、v0 =vrip となるための条件は次のようになる。なお、I14,I19はPMOS−FETのM14,M19のバイアス電流を示す。
R10・C10=1/2・1/ω1 …(7)
(W/L)14/(W/L)13=(I14+I19)/I14 …(9)
【0017】
【発明の効果】
この発明によれば、低い周波数から高い周波数までの電源リップルのリップル除去率を高めたシリーズレギュレータ電源回路を実現し、デジタルシステムや無線システムに使われる電池やスイッチング電源など、高い周波数のリップルを含んだ電圧源を入力源とするシステムにおける安定化電源として効果を発揮することができる。
特に、高い周波数におけるリップル除去率を、出力段のフィルタ特性により変えることができるので、所望のリップル除去率の周波数特性を得るための設計が容易となる。
また、図5から図7の例に示すように、出力段をすべてPMOS−FETで構成することにより、半導体プロセスのばらつきによる回路特性のばらつきを最小限にすることが可能となる利点が得られる。
【図面の簡単な説明】
【図1】この発明の第1の実施の形態を示す回路構成図である。
【図2】この発明の原理説明図である。
【図3】この発明の第2の実施の形態を示す回路図である。
【図4】この発明の第3の実施の形態を示す回路図である。
【図5】この発明の第4の実施の形態を示す回路図である。
【図6】この発明の第5の実施の形態を示す回路図である。
【図7】この発明の第6の実施の形態を示す回路図である。
【図8】提案済回路を示す回路構成図である。
【符号の説明】
1…アンプ回路(演算増幅器)、2…基準電圧回路、3…出力段、4…出力コンデンサ、5…電源端子、6…比較増幅段、7…フィルタ付き定電流源、8…増幅用トランジスタ、9…ローパスフィルタ、10…定電流バイアス回路、11…従来のアンプ回路のリップル出力周波数特性、12…出力段のフィルタ付き定電流源バイアス回路のリップル出力周波数特性、13…この発明に用いたアンプ回路のリップル出力周波数特性。

Claims (6)

  1. 出力として用いられる出力PMOS−FETとグランドとの間に接続された2つの抵抗の中間電圧を基準電圧と比較する比較増幅部を有し、入力電源または出力をその電源とするアンプ回路からなり、前記出力PMOS−FETを制御することにより所望の出力電圧を得るシリーズレギュレータ電源回路において、
    前記アンプ回路の出力段を、フィルタを備えた定電流源と増幅用トランジスタとから構成し、前記フィルタを備えた定電流源により入力電源に含まれる高周波リップル成分をアンプ回路の出力に通過させることを特徴とするシリーズレギュレータ電源回路。
  2. 前記定電流源の一方を前記電源に接続し、グランドに接続された前記増幅用トランジスタの定電流負荷として用いることを特徴とする請求項1に記載のシリーズレギュレータ電源回路。
  3. 前記定電流源を、ドレインに基準電流源が接続される第1のPMOS−FETと、この第1PMOS−FETのドレインとゲートとの接続点に接続されるローパスフィルタと、このローパスフィルタの出力に接続される第2のPMOS−FETとから構成し、前記第1,第2の各PMOS−FETのソースを電源にそれぞれ接続したことを特徴とする請求項2に記載のシリーズレギュレータ電源回路。
  4. 前記ローパスフィルタを抵抗とコンデンサとから構成することを特徴とする請求項3に記載のシリーズレギュレータ電源回路。
  5. 前記ローパスフィルタを構成する抵抗をMOS−FETのMOS抵抗を含むアクティブ抵抗とすることを特徴とする請求項4に記載のシリーズレギュレータ電源回路。
  6. 前記定電流源と並列に、基準電流源に比例した電流を流す定電流バイアス回路を接続し、その電流の総和を前記増幅用トランジスタのバイアス電流とすることを特徴とする請求項1ないし5のいずれかに記載のシリーズレギュレータ電源回路。
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100689256B1 (ko) * 2002-02-12 2007-03-02 산켄덴키 가부시키가이샤 안정화 전원회로
US7205831B2 (en) 2002-04-23 2007-04-17 Nanopower Solution Co., Ltd. Noise filter circuit
US7030595B2 (en) 2004-08-04 2006-04-18 Nanopower Solutions Co., Ltd. Voltage regulator having an inverse adaptive controller
JP4734518B2 (ja) * 2006-02-02 2011-07-27 シャープ株式会社 電源回路
CN101581947B (zh) * 2008-05-16 2013-01-23 株式会社理光 稳压器
JP5095504B2 (ja) * 2008-05-29 2012-12-12 セイコーインスツル株式会社 ボルテージレギュレータ
JP2009303317A (ja) * 2008-06-11 2009-12-24 Ricoh Co Ltd 基準電圧発生回路及びその基準電圧発生回路を備えたdc−dcコンバータ
JP6661496B2 (ja) 2016-09-08 2020-03-11 株式会社東芝 電源回路
JP6818710B2 (ja) 2018-03-19 2021-01-20 株式会社東芝 定電圧回路
JP7147498B2 (ja) 2018-11-19 2022-10-05 セイコーエプソン株式会社 回路装置、発振器、電子機器及び移動体

Cited By (1)

* Cited by examiner, † Cited by third party
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CN102629146A (zh) * 2011-02-04 2012-08-08 精工电子有限公司 电压调节器

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