JP5095504B2

JP5095504B2 - ボルテージレギュレータ

Info

Publication number: JP5095504B2
Application number: JP2008141094A
Authority: JP
Inventors: 多加志井村
Original assignee: Seiko Instruments Inc
Current assignee: Seiko Instruments Inc
Priority date: 2008-05-29
Filing date: 2008-05-29
Publication date: 2012-12-12
Anticipated expiration: 2028-05-29
Also published as: US8102163B2; US20090295345A1; CN101592966B; KR20090124963A; TWI456369B; CN101592966A; JP2009289048A; TW201009530A

Description

本発明は、ボルテージレギュレータに関する。

従来のボルテージレギュレータについて説明する。図４は、従来のボルテージレギュレータを示す回路図である。

ボルテージレギュレータは、入力端子７１、接地端子７２、出力端子７３、出力トランジスタ７４、分圧回路７５、基準電圧回路７６、アンプ７７及びソースフォロア回路７８を備える。

出力電圧Ｖｏｕｔが高くなると、分圧電圧Ｖｆｂも高くなる。分圧電圧Ｖｆｂが基準電圧Ｖｒｅｆよりも高くなると、高くなった分が増幅され、アンプ７７の出力電圧が高くなる。アンプ７７の出力電圧は、出力トランジスタ７４のゲートにソースフォロア回路７８を介して入力する。すると、出力トランジスタ７４はオフしていき、出力電圧Ｖｏｕｔは低くなる。よって、出力電圧Ｖｏｕｔは一定の所望電圧に制御される。また、出力電圧Ｖｏｕｔが低くなっても、上記と同様に、出力電圧Ｖｏｕｔは一定の所望電圧に制御される（例えば、特許文献１参照）。

ここで、ソースフォロア回路７８は、入力電圧Ｖｉｎのリップルを除去するよう動作している。
特開２００１−１９５１３８号公報

しかし、従来のレギュレータでは、ソースフォロア回路が出力トランジスタを駆動するので、出力トランジスタのゲートに対するシンク電流とソース電流とのバランスが悪くなっている。よって、従来のレギュレータは高速応答できなくなっている。

本発明は、上記課題に鑑みてなされ、高速応答でき、リップルの影響を受けにくいボルテージレギュレータを提供する。

本発明は、上記課題を解決するため、ボルテージレギュレータにおいて、入力端子と、接地端子と、出力端子と、前記入力端子と前記出力端子との間に設けられ、入力電圧及びゲート電圧に基づいて出力電圧を出力する出力トランジスタと、前記出力端子と前記接地端子との間に設けられ、前記出力電圧を入力されて前記出力電圧を分圧して分圧電圧を出力する分圧回路と、基準電圧を出力する基準電圧回路と、第一入力端子を前記基準電圧回路の出力端子に設けられ、第二入力端子を前記分圧回路の出力端子に設けられ、前記出力電圧を一定の所望電圧に制御する第一アンプと、入力端子を前記第一アンプの出力端子に設けられ、出力端子を前記出力トランジスタのゲートに設けられる第二アンプと、入力端子を前記第一アンプの出力端子に抵抗を介して設けられ、出力端子を前記出力トランジスタのゲートに設けられ、前記第二アンプと協働でプッシュプル出力を行う第三アンプと、前記抵抗と前記第三アンプの入力端子との接続点に設けられ、リップルを検出して前記第三アンプをリップルに基づいて動作させる補助回路と、を備えることを特徴とするボルテージレギュレータを提供する。

このようにすると、第二アンプ及び第三アンプは出力トランジスタに対してプッシュプル出力を行うので、アイドリング電流が少なくても、出力トランジスタのゲートに対するシンク電流とソース電流とはバランス良く多くなることができ、ボルテージレギュレータは高速応答しやすくなる。

また、入力電圧がリップルを乗せる時において、出力端子でリップルの影響が打ち消されるように、第三アンプによる出力トランジスタのゲート電圧の降下量または上昇量及び第二アンプによる出力トランジスタのゲート電圧の上昇量または降下量が回路設計されるので、出力電圧はリップルの影響を受けない。

以下、本発明の実施形態を、図面を参照して説明する。

＜第一実施形態＞
まず、ボルテージレギュレータの構成について説明する。図１は、ボルテージレギュレータを示す回路図である。

［要素］
ボルテージレギュレータは、入力端子１１、接地端子１２、出力端子１３、出力トランジスタ１４、分圧回路１５、基準電圧回路１６、アンプ１７、アドミタンス素子１８、アンプ１９、アドミタンス素子２０、補助回路２１、抵抗２２及びアンプ２３を備える。

［要素の接続関係］
出力トランジスタ１４は、ゲートをアンプ１９の出力端子とアドミタンス素子２０の一端との接続点に接続され、ソース及びバックゲートを入力端子に接続され、ドレインを出力端子１３に接続される。分圧回路１５は、出力端子１３と接地端子１２との間に設けられる。基準電圧回路１６は、アンプ１７の非反転入力端子と接地端子１２との間に設けられる。アンプ１７は、反転入力端子を分圧回路１５の出力端子に接続される。アドミタンス素子１８は、他端を接地端子１２に接続される。アンプ１９は、入力端子をアンプ１７の出力端子とアドミタンス素子１８の一端との接続点に接続される。アドミタンス素子２０は、他端を接地端子１２に接続される。アンプ２３は、入力端子を補助回路２１の出力端子と抵抗２２の一端との接続点に接続され、出力端子をアンプ１９の出力端子とアドミタンス素子２０の一端との接続点に接続される。補助回路２１は、入力端子を入力端子１１に接続される。抵抗２２は、他端をアンプ１７の出力端子とアドミタンス素子１８の一端との接続点に接続される。

［所定要素の回路例］
アドミタンス素子１８は、アンプ１７の出力抵抗とアンプ１７の出力端子のノードの寄生容量との並列接続回路である。

アドミタンス素子２０は、アンプ１９の出力抵抗とアンプ２３の出力抵抗とアンプ１９の出力端子のノードの寄生容量との並列接続回路である。

補助回路２１は、例えば、容量（図示せず）である。

［各アンプの機能］
アンプ１７では、分圧電圧Ｖｆｂが基準電圧Ｖｒｅｆよりも高くなると、高くなった分が増幅され、出力電流が少なくなり、出力電流及びアドミタンス素子１８により、出力電圧が低くなる。また、分圧電圧Ｖｆｂが基準電圧Ｖｒｅｆよりも低くなると、低くなった分が増幅され、出力電流が多くなり、出力電圧が高くなる。

アンプ１９及びアンプ２３では、プッシュプル出力が行われ、入力電圧が高くなると、高くなった分が反転増幅され、出力電流が少なくなり、出力電流及びアドミタンス素子２０により、出力電圧が低くなる。また、入力電圧が低くなると、低くなった分が反転増幅され、出力電流が多くなり、出力電圧が高くなる。

次に、ボルテージレギュレータの動作について説明する。

ここで、出力トランジスタ１４は、入力電圧Ｖｉｎ及びゲート電圧に基づいて出力電圧Ｖｏｕｔを出力する。分圧回路１５は、出力電圧Ｖｏｕｔを入力され、出力電圧Ｖｏｕｔを分圧し、分圧電圧Ｖｆｂを出力する。基準電圧回路１６は、基準電圧Ｖｒｅｆを出力する。アンプ１７は、出力電圧Ｖｏｕｔを一定の所望電圧に制御する。また、補助回路２１は、リップルを検出し、アンプ２３をリップルに基づいて動作させる。

［入力電圧Ｖｉｎがリップルを乗せない場合の動作］
出力電圧Ｖｏｕｔが高くなると、分圧電圧Ｖｆｂも高くなる。分圧電圧Ｖｆｂが基準電圧Ｖｒｅｆよりも高くなると、高くなった分が増幅され、アンプ１７の出力電圧が低くなる。アンプ１７の出力電圧が低くなると、低くなった分が増幅され、出力トランジスタ１４のゲート電圧が高くなる。また、アンプ１７の出力電圧が低くなると、低くなった分が増幅され、出力トランジスタ１４のゲート電圧がより高くなる。すると、出力トランジスタ１４はオフしていき、出力電圧Ｖｏｕｔは低くなる。よって、出力電圧Ｖｏｕｔは一定の所望電圧に制御される。

また、出力電圧Ｖｏｕｔが低くなっても、上記と同様に、出力電圧Ｖｏｕｔは一定の所望電圧に制御される。

［入力電圧Ｖｉｎがリップルを乗せる場合の動作］
入力電圧Ｖｉｎがリップルを乗せて高くなると、リップルに基づき、出力電圧Ｖｏｕｔも高くなり、分圧電圧Ｖｆｂも高くなる。分圧電圧Ｖｆｂが基準電圧Ｖｒｅｆよりも高くなると、高くなった分が増幅され、アンプ１７の出力電圧が低くなる。アンプ１７の出力電圧が低くなると、低くなった分が増幅され、出力トランジスタ１４のゲート電圧が高くなる。また、入力電圧Ｖｉｎがリップルを乗せて高くなると、そのリップルは補助回路２１によって検出され、アンプ２３の入力電圧も高くなる。アンプ２３の入力電圧が高くなると、高くなった分が増幅され、出力トランジスタ１４のゲート電圧が低くなる。ここで、入力電圧Ｖｉｎがリップルを乗せる時において、出力端子１３でリップルの影響が打ち消されるように、アンプ２３による出力トランジスタ１４のゲート電圧の降下量及びアンプ１９による出力トランジスタ１４のゲート電圧の上昇量が回路設計されるので、出力電圧Ｖｏｕｔはリップルの影響を受けない。

また、入力電圧Ｖｉｎがリップルを乗せて低くなっても、上記と同様に、出力電圧Ｖｏｕｔはリップルの影響を受けない。

［効果］
このようにすると、アンプ１９及びアンプ２３は出力トランジスタ１４に対してプッシュプル出力を行うので、アイドリング電流が少なくても、出力トランジスタ１４のゲートに対するシンク電流とソース電流とはバランス良く多くなることができ、ボルテージレギュレータは高速応答しやすくなる。

また、入力電圧Ｖｉｎがリップルを乗せる時において、出力端子１３でリップルの影響が打ち消されるように、アンプ２３による出力トランジスタ１４のゲート電圧の降下量及びアンプ１９による出力トランジスタ１４のゲート電圧の上昇量が回路設計されるので、出力電圧Ｖｏｕｔはリップルの影響を受けない。

また、抵抗２２により、アンプ１７が出力トランジスタ１４を制御する経路に補助回路２１が存在しても、出力電圧Ｖｏｕｔの位相への影響はない。

なお、アドミタンス素子１８はアンプ１７の出力電流信号を出力電圧信号に変換し、アドミタンス素子２０はアンプ１９及びアンプ２３の出力電流信号を出力電圧信号に変換する。よって、アドミタンス素子１８及びアドミタンス素子２０は、接地端子１２に接続されているが、交流的な接地端子である入力端子１１に接続されても良い。

また、補助回路２１は入力端子１１に接続されているが、アンプ１９及びアンプ２３が入力電圧Ｖｉｎを基準に動作する場合、補助回路２１は接地端子１２に接続されてもよい。

＜第二実施形態＞
まず、ボルテージレギュレータの構成について説明する。図２は、ボルテージレギュレータを示す回路図である。

［要素］
ボルテージレギュレータは、ＰＭＯＳトランジスタ３１〜３５、出力トランジスタ３６、ＮＭＯＳトランジスタ３７〜４０、基準電圧回路４１、定電流回路４２、抵抗４３、容量４４、分圧回路４５、入力端子４６、接地端子４７及び出力端子４８を備える。

［要素の接続関係］
ＰＭＯＳトランジスタ３１は、ゲートをＰＭＯＳトランジスタ３２のゲートに接続され、ソースを入力端子４６に接続され、ドレインをＮＭＯＳトランジスタ３７のドレインに接続される。ＰＭＯＳトランジスタ３２は、ソースを入力端子４６に接続され、ドレインをゲートに接続される。ＰＭＯＳトランジスタ３３は、ゲートをドレインに接続され、ソースを入力端子４６に接続される。ＰＭＯＳトランジスタ３４は、ゲートをＰＭＯＳトランジスタ３３のゲートに接続され、ソースを入力端子４６に接続され、ドレインをＮＭＯＳトランジスタ４０のドレインに接続される。ＰＭＯＳトランジスタ３５は、ゲートをＰＭＯＳトランジスタ３３のゲートに抵抗４３を介して接続され、ソースを入力端子４６に接続され、ドレインをＮＭＯＳトランジスタ４０のドレインに接続される。容量４４は、抵抗４３とＰＭＯＳトランジスタ３５との接続点と、接地端子４７と、の間に設けられる。出力トランジスタ３６は、ゲートをＰＭＯＳトランジスタ３４のドレインに接続され、ソースを入力端子４６に接続され、ドレインを出力端子４８に接続される。

ＮＭＯＳトランジスタ３７は、ゲートをドレインに接続され、ソースを接地端子４７に接続される。基準電圧回路４１は、ＮＭＯＳトランジスタ３８のゲートと接地端子４７との間に設けられる。定電流回路４２は、ＮＭＯＳトランジスタ３８のソースとＮＭＯＳトランジスタ３９のソースとの接続点と、接地端子４７と、の間に設けられる。ＮＭＯＳトランジスタ３８は、ドレインをＰＭＯＳトランジスタ３２のドレインに接続される。ＮＭＯＳトランジスタ３９は、ゲートを分圧回路４５の出力端子に接続され、ドレインをＰＭＯＳトランジスタ３３のドレインに接続される。ＮＭＯＳトランジスタ４０は、ゲートをＮＭＯＳトランジスタ３７のゲートに接続され、ソースを接地端子４７に接続される。分圧回路４５は、出力端子４８と接地端子４７との間に設けられる。

［出力トランジスタ３６の前段の回路の機能］
ＰＭＯＳトランジスタ３２〜３３、ＮＭＯＳトランジスタ３８〜３９、基準電圧回路４１及び定電流回路４２は、第一アンプとして機能する。ＰＭＯＳトランジスタ３１、ＰＭＯＳトランジスタ３４、ＮＭＯＳトランジスタ３７及びＮＭＯＳトランジスタ４０は、第二アンプとして機能する。第二アンプの入力端子は、ＰＭＯＳトランジスタ３１及びＰＭＯＳトランジスタ３４のゲートであり、出力端子は、ＰＭＯＳトランジスタ３４及びＮＭＯＳトランジスタ４０のドレインである。ＰＭＯＳトランジスタ３５は、第三アンプとして機能する。第三アンプの入力端子は、ＰＭＯＳトランジスタ３５のゲートであり、出力端子は、ＰＭＯＳトランジスタ３５のドレインである。第三アンプは、第二アンプと協働で出力トランジスタ３６に対してプッシュプル出力を行う。

次に、ボルテージレギュレータの動作について説明する。

ここで、出力トランジスタ３６は、入力電圧Ｖｉｎ及びゲート電圧に基づいて出力電圧Ｖｏｕｔを出力する。分圧回路４５は、出力電圧Ｖｏｕｔを入力され、出力電圧Ｖｏｕｔを分圧し、分圧電圧Ｖｆｂを出力する。基準電圧回路４１は、基準電圧Ｖｒｅｆを出力する。第一アンプは、出力電圧Ｖｏｕｔを一定の所望電圧に制御する。

［入力電圧Ｖｉｎがリップルを乗せない場合の動作］
出力電圧Ｖｏｕｔが高くなると、分圧電圧Ｖｆｂも高くなる。分圧電圧Ｖｆｂが基準電圧Ｖｒｅｆよりも高くなると、ＮＭＯＳトランジスタ３９のドレイン電流はＮＭＯＳトランジスタ３８のドレイン電流よりも多くなる。すると、カレントミラー回路により、ＰＭＯＳトランジスタ３４のドレイン電流が多くなり、ＮＭＯＳトランジスタ４０のドレイン電流が少なくなる。また、ＰＭＯＳトランジスタ３５のゲート電圧が低くなり、ＰＭＯＳトランジスタ３５がオンしていく。よって、出力トランジスタ３６のゲート電圧が高くなり、出力トランジスタ３６がオフしていき、出力電圧Ｖｏｕｔが低くなる。よって、出力電圧Ｖｏｕｔは一定の所望電圧に制御される。

［入力電圧Ｖｉｎがリップルを乗せる場合の動作］
入力電圧Ｖｉｎがリップルを乗せる場合、リップルに基づき、ＰＭＯＳトランジスタ３４のゲート・ソース間電圧が変動し、ＰＭＯＳトランジスタ３４のソース・ドレイン間電圧も変動してしまう。よって、ＰＭＯＳトランジスタ３４の動作も変動してしまう。

しかし、リップルに基づき、容量４４によってＰＭＯＳトランジスタ３５の動作が変動し、ＰＭＯＳトランジスタ３５がリップルによるＰＭＯＳトランジスタ３４の動作の変動を相殺するよう動作する。よって、出力電圧Ｖｏｕｔもリップルの影響を受けない。

［効果］
このようにすると、第二アンプ及び第三アンプは出力トランジスタ３６に対してプッシュプル出力を行うので、アイドリング電流が少なくても、出力トランジスタ３６のゲートに対するシンク電流とソース電流とはバランス良く多くなることができ、ボルテージレギュレータは高速応答しやすくなる。

また、ＰＭＯＳトランジスタ３５がリップルによるＰＭＯＳトランジスタ３４の動作の変動を相殺するよう動作する。よって、出力電圧Ｖｏｕｔもリップルの影響を受けない。

また、抵抗４３により、第一アンプが出力トランジスタ３６を制御する経路に容量４４が存在しても、出力電圧Ｖｏｕｔの位相への影響はない。

なお、抵抗（図示せず）を容量４４に直列接続しても良い。また、抵抗（図示せず）を容量４４に並列接続しても良い。

＜第三実施形態＞
まず、ボルテージレギュレータの構成について説明する。図３は、ボルテージレギュレータを示す回路図である。

［要素］
ボルテージレギュレータは、ＰＭＯＳトランジスタ５１〜５４、出力トランジスタ５５、ＰＭＯＳトランジスタ５６〜５７、ＮＭＯＳトランジスタ５８〜６１、基準電圧回路６２、定電流回路６３、抵抗６４、容量６５、分圧回路６６、入力端子６７、接地端子６８及び出力端子６９を備える。

［要素の接続関係］
ＰＭＯＳトランジスタ５１は、ゲートをＰＭＯＳトランジスタ５２のゲートに接続され、ソースを入力端子６７に接続され、ドレインをＰＭＯＳトランジスタ５６のソースに接続される。ＰＭＯＳトランジスタ５６は、ゲートをＰＭＯＳトランジスタ５１のゲートに接続され、ドレインをＮＭＯＳトランジスタ５８のドレインに接続される。ＰＭＯＳトランジスタ５２は、ソースを入力端子６７に接続され、ドレインをゲートに接続される。ＰＭＯＳトランジスタ５３は、ゲートをＰＭＯＳトランジスタ５４のゲートに接続され、ソースを入力端子６７に接続され、ドレインをゲートに接続される。ＰＭＯＳトランジスタ５４は、ソースを入力端子６７に接続され、ドレインをＰＭＯＳトランジスタ５７のソースに接続される。ＰＭＯＳトランジスタ５７は、ゲートをＰＭＯＳトランジスタ５３のゲートに抵抗６４を介して接続され、ドレインをＮＭＯＳトランジスタ６１のドレインに接続される。容量６５は、抵抗６４とＰＭＯＳトランジスタ５７との接続点と、接地端子６８と、の間に設けられる。出力トランジスタ５５は、ゲートをＰＭＯＳトランジスタ５７のドレインに接続され、ソースを入力端子６７に接続され、ドレインを出力端子６９に接続される。

ＮＭＯＳトランジスタ５８は、ゲートをドレインに接続され、ソースを接地端子６８に接続される。基準電圧回路６２は、ＮＭＯＳトランジスタ５９のゲートと接地端子６８との間に設けられる。定電流回路６３は、ＮＭＯＳトランジスタ５９のソースとＮＭＯＳトランジスタ６０のソースとの接続点と、接地端子６８と、の間に設けられる。ＮＭＯＳトランジスタ５９は、ドレインをＰＭＯＳトランジスタ５２のドレインに接続される。ＮＭＯＳトランジスタ６０は、ゲートを分圧回路６６の出力端子に接続され、ドレインをＰＭＯＳトランジスタ５３のドレインに接続される。ＮＭＯＳトランジスタ６１は、ゲートをＮＭＯＳトランジスタ５８のゲートに接続され、ソースを接地端子６８に接続される。分圧回路６６は、出力端子６９と接地端子６８との間に設けられる。

［出力トランジスタ５５の前段の回路の機能］
ＰＭＯＳトランジスタ５２〜５３、ＮＭＯＳトランジスタ５９〜６０、基準電圧回路６２及び定電流回路６３は、第一アンプとして機能する。ＰＭＯＳトランジスタ５１、ＰＭＯＳトランジスタ５４、ＰＭＯＳトランジスタ５６〜５７、ＮＭＯＳトランジスタ５８及びＮＭＯＳトランジスタ６１は、第二アンプとして機能する。第二アンプの第一入力端子は、ＰＭＯＳトランジスタ５１及びＰＭＯＳトランジスタ５４のゲートであり、第二入力端子は、ＰＭＯＳトランジスタ５７のゲートであり、出力端子は、ＰＭＯＳトランジスタ５７及びＮＭＯＳトランジスタ６１のドレインである。第二アンプは、出力トランジスタ５５に対してプッシュプル出力を行う。

［ＰＭＯＳトランジスタ５６〜５７の閾値電圧または伝達コンダクタンス］
ＰＭＯＳトランジスタ５６〜５７は、ＰＭＯＳトランジスタ５１及びＰＭＯＳトランジスタ５４よりも閾値電圧を低く回路設計される。または、ＰＭＯＳトランジスタ５６〜５７は、ＰＭＯＳトランジスタ５１及びＰＭＯＳトランジスタ５４よりも伝達コンダクタンスを大きく回路設計される。よって、ＰＭＯＳトランジスタ５１とＰＭＯＳトランジスタ５４とＰＭＯＳトランジスタ５６〜５７は、飽和領域で動作しやすい。

次に、ボルテージレギュレータの動作について説明する。

ここで、出力トランジスタ５５は、入力電圧Ｖｉｎ及びゲート電圧に基づいて出力電圧Ｖｏｕｔを出力する。分圧回路６６は、出力電圧Ｖｏｕｔを入力され、出力電圧Ｖｏｕｔを分圧し、分圧電圧Ｖｆｂを出力する。基準電圧回路６２は、基準電圧Ｖｒｅｆを出力する。第一アンプは、出力電圧Ｖｏｕｔを一定の所望電圧に制御する。

［入力電圧Ｖｉｎがリップルを乗せない場合の動作］
出力電圧Ｖｏｕｔが高くなると、分圧電圧Ｖｆｂも高くなる。分圧電圧Ｖｆｂが基準電圧Ｖｒｅｆよりも高くなると、ＮＭＯＳトランジスタ６０のドレイン電流はＮＭＯＳトランジスタ５９のドレイン電流よりも多くなる。すると、カレントミラー回路により、ＰＭＯＳトランジスタ５４及びＰＭＯＳトランジスタ５７のドレイン電流が多くなり、ＮＭＯＳトランジスタ６１のドレイン電流が少なくなる。よって、出力トランジスタ５５のゲート電圧が高くなり、出力トランジスタ５５がオフしていき、出力電圧Ｖｏｕｔが低くなる。よって、出力電圧Ｖｏｕｔは一定の所望電圧に制御される。

［入力電圧Ｖｉｎがリップルを乗せる場合の動作］
入力電圧Ｖｉｎがリップルを乗せる場合、リップルに基づき、ＰＭＯＳトランジスタ５４のゲート・ソース間電圧が変動し、ＰＭＯＳトランジスタ５４のソース・ドレイン間電圧も変動してしまう。よって、ＰＭＯＳトランジスタ５４の動作も変動してしまう。

しかし、リップルに基づき、容量６５によってＰＭＯＳトランジスタ５７の動作が変動し、ＰＭＯＳトランジスタ５７がリップルによるＰＭＯＳトランジスタ５４の動作の変動を相殺するよう動作する。よって、出力電圧Ｖｏｕｔもリップルの影響を受けない。

［効果］
このようにすると、第二アンプは出力トランジスタ５５に対してプッシュプル出力を行うので、アイドリング電流が少なくても、出力トランジスタ５５のゲートに対するシンク電流とソース電流とはバランス良く多くなることができ、ボルテージレギュレータは高速応答しやすくなる。

また、ＰＭＯＳトランジスタ５７がリップルによるＰＭＯＳトランジスタ５４の動作の変動を相殺するよう動作する。よって、出力電圧Ｖｏｕｔもリップルの影響を受けない。

また、抵抗６４により、第一アンプが出力トランジスタ５５を制御する経路に容量６５が存在しても、出力電圧Ｖｏｕｔの位相への影響はない。

なお、抵抗（図示せず）を容量６５に直列接続しても良い。また、抵抗（図示せず）を容量６５に並列接続しても良い。

ボルテージレギュレータを示す回路図である。ボルテージレギュレータを示す回路図である。ボルテージレギュレータを示す回路図である。従来のボルテージレギュレータを示す回路図である。

符号の説明

１１……入力端子１２……接地端子
１３……出力端子１４……出力トランジスタ
１５……分圧回路１６……基準電圧回路
１７、１９、２３……アンプ１８、２０……アドミタンス素子
２１……補助回路２２……抵抗
Ｖｉｎ……入力電圧ＶＳＳ……接地電圧
Ｖｏｕｔ……出力電圧Ｖｒｅｆ……基準電圧
Ｖｆｂ……分圧電圧

Claims

ボルテージレギュレータにおいて、
入力端子と、
接地端子と、
出力端子と、
前記入力端子と前記出力端子との間に設けられ、入力電圧及びゲート電圧に基づいて出力電圧を出力する出力トランジスタと、
前記出力端子と前記接地端子との間に設けられ、前記出力電圧を分圧した分圧電圧を出力する分圧回路と、
基準電圧を出力する基準電圧回路と、
前記基準電圧が入力される第一入力端子と、前記分圧電圧が入力される第二入力端子とを備え、前記第一入力端子と前記第二入力端子の電圧差を増幅する第一アンプと、
前記第一アンプの出力端子と前記出力トランジスタのゲートとの間に設けられたプッシュプル出力の第二アンプと、
前記第一アンプの前記出力端子に設けられた抵抗と、
前記抵抗と前記出力トランジスタのゲートとの間に設けられた第三アンプと、
前記抵抗と前記第三アンプの入力端子との接続点に設けられ、前記入力電圧のリップルを検出して、前記第三アンプを前記リップルに基づいて動作させる補助回路と、
を備え、前記第３アンプのリップルによる変動が前記第２アンプのリップルによる変動を相殺することを特徴とするボルテージレギュレータ。
前記補助回路は、
前記第三アンプの入力端子と前記接地端子との間に設けられる容量である、
ことを特徴とする請求項１記載のボルテージレギュレータ。
前記第三アンプは、ゲートを前記抵抗に接続され、ソースを前記入力端子に接続され、ドレインを前記出力トランジスタのゲートに接続されるＰＭＯＳトランジスタである
ことを特徴とする請求項２記載のボルテージレギュレータ。
ボルテージレギュレータにおいて、
入力端子と、
接地端子と、
出力端子と、
前記入力端子と前記出力端子との間に設けられ、入力電圧及びゲート電圧に基づいて出力電圧を出力する出力トランジスタと、
前記出力端子と前記接地端子との間に設けられ、前記出力電圧を入力されて前記出力電圧を分圧して分圧電圧を出力する分圧回路と、
基準電圧を出力する基準電圧回路と、
前記基準電圧が入力される第一入力端子と、前記分圧電圧が入力される第二入力端子とを備え、前記第一入力端子と前記第二入力端子の電圧差を増幅する第一アンプと、
前記第一アンプの出力端子に接続される抵抗と、
ゲートを前記第一アンプの出力端子に接続され、ソースを前記入力端子に接続される第一ＰＭＯＳトランジスタと、ゲートを前記抵抗に接続され、ソースを前記第一ＰＭＯＳトランジスタのドレインに接続され、ドレインを前記出力トランジスタのゲートに接続される第二ＰＭＯＳトランジスタと、前記第一ＰＭＯＳトランジスタ及び前記第二ＰＭＯＳトランジスタとプッシュプル出力回路を構成するＮＭＯＳトランジスタと、を備えた第二アンプと、
前記第二アンプの第二入力端子と前記接地端子との間に設けられる容量と、
を備え、前記第二ＰＭＯＳトランジスタのリップルによる変動が前記第一ＰＭＯＳトランジスタのリップルによる変動を相殺することを特徴とするボルテージレギュレータ。