JP5799826B2 - ボルテージレギュレータ - Google Patents

Description

本発明は、ボルテージレギュレータに係り、特に、出力トランジスタの出力電圧に応じた電圧と基準電圧との差を増幅した信号を出力トランジスタのゲートに向けて出力する誤差増幅回路と、誤差増幅回路の出力端子と出力トランジスタのゲートとの間に介在し、誤差増幅回路から出力される信号の位相を補償する位相補償回路と、を備えるボルテージレギュレータに関する。

従来、出力トランジスタの出力電圧に応じた電圧と基準電圧との差を増幅した信号を出力トランジスタのゲートに向けて出力する誤差増幅回路と、誤差増幅回路の出力端子と出力トランジスタのゲートとの間に介在し、誤差増幅回路から出力される信号の位相を補償する位相補償回路と、を備えるボルテージレギュレータが知られている（例えば、特許文献１参照）。このボルテージレギュレータにおいて、位相補償回路は、誤差増幅回路と出力トランジスタとの間で互いに並列に接続する抵抗と容量とを有している。この抵抗は、２つの抵抗器と、それら２つの抵抗器間の接続端子にゲートが接続された制御トランジスタと、を有している。

位相補償回路は、誤差増幅回路の出力信号が変化して出力トランジスタの出力電圧が変化する過渡時において制御トランジスタがオンすることで、抵抗値が小さくなるように構成されている。このため、上記のボルテージレギュレータによれば、誤差増幅回路の出力信号が変化しておらず出力トランジスタの出力電圧が安定する安定時において位相補償回路での高インピーダンス化を図ることでその安定性を確保することができると共に、また、その出力電圧が変化する過渡時において位相補償回路での低インピーダンス化を図ることでその高速応答性を確保することができる。

特開２００９−１３４６９８号公報

しかしながら、上記した特許文献１記載の装置において、出力トランジスタの出力の安定性と高速応答性とを確保するうえでは、位相補償回路として２つの抵抗器からなる抵抗を設けることが必要である。このため、かかる構成では、位相補償回路或いはボルテージレギュレータの規模が大きくなり、コストが上昇してしまう。

本発明は、上述の点に鑑みてなされたものであり、出力トランジスタの出力の安定性と高速応答性とを簡易な構成で実現することが可能なボルテージレギュレータを提供することを目的とする。

上記の目的は、出力トランジスタの出力電圧に応じた電圧と基準電圧との差を増幅した信号を前記出力トランジスタのゲートに向けて出力する誤差増幅回路と、前記誤差増幅回路の出力端子と前記出力トランジスタのゲートとの間に介在し、前記誤差増幅回路から出力される信号の位相を補償する位相補償回路と、を備えるボルテージレギュレータであって、前記位相補償回路は、前記出力電圧が変化する過渡時において何れか一方がオンしかつ前記出力電圧が安定する安定時において共にオフするように構成されたｎｐｎトランジスタとｐｎｐトランジスタとからなるプッシュプル回路を有するボルテージレギュレータにより達成される。

また、上記の目的は、出力トランジスタの出力電圧に応じた電圧と基準電圧との差を増幅した信号を前記出力トランジスタのゲートに向けて出力する誤差増幅回路と、前記誤差増幅回路の出力端子と前記出力トランジスタのゲートとの間及び前記誤差増幅回路の出力端子と前記出力トランジスタのドレインとの間に介在し、前記誤差増幅回路から出力される信号の位相を補償する位相補償回路と、を備えるボルテージレギュレータであって、前記位相補償回路は、前記出力電圧が変化する過渡時において何れか一方がオンしかつ前記出力電圧が安定する安定時において共にオフするように構成されたｎｐｎトランジスタとｐｎｐトランジスタとからなるプッシュプル回路と、コンデンサと、を有するボルテージレギュレータにより達成される。

本発明によれば、出力トランジスタの出力の安定性と高速応答性とを簡易な構成で実現することができる。

本発明の第１実施例であるボルテージレギュレータの構成図である。 本実施例のボルテージレギュレータにおける出力電圧上昇時の動作を説明するための図である。 本発明の第２実施例であるボルテージレギュレータの構成図である。 本実施例のボルテージレギュレータにおける出力電圧上昇時の動作を説明するための図である。 本実施例のボルテージレギュレータにおける出力電圧下降時の動作を説明するための図である。

以下、図面を用いて、本発明に係るボルテージレギュレータの具体的な実施の形態について説明する。

図１は、本発明の第１実施例であるボルテージレギュレータ１０の構成図を示す。本実施例のボルテージレギュレータ１０は、出力電圧を目標電圧に調整制御するための電圧調整回路である。

図１に示す如く、ボルテージレギュレータ１０は、半導体からなる出力トランジスタ１２を備えている。出力トランジスタ１２は、ｐチャネル型ＦＥＴ（具体的には、ｐチャネル型ＭＯＳ−ＦＥＴ）である。出力トランジスタ１２は、そのソースが電源端子１４に接続され、かつ、そのドレインが出力端子１６に接続されると共に２つの抵抗１８，２０を介して接地端子２２に接続された構成を有している。２つの抵抗１８，２０は、出力端子１６と接地端子２２との間で互いに直列接続されており、それぞれＲ１，Ｒ２の抵抗値を有している。出力トランジスタ１２は、出力端子１６に生じる出力電圧Ｖｏｕｔが目標電圧となるように出力トランジスタ１２の出力オン抵抗、出力インピーダンス、又は出力電流を調整する。

ボルテージレギュレータ１０は、また、誤差増幅回路２４を備えている。誤差増幅回路２４は、出力端子１６に生じる出力電圧Ｖｏｕｔ（具体的には、２つの抵抗１８，２０により分圧された分圧電圧Ｖｐ（＝Ｖｏｕｔ×Ｒ２／（Ｒ１＋Ｒ２）））と目標電圧（具体的には、基準電圧Ｖｒｅｆ）との差を増幅して出力するオペアンプである。誤差増幅回路２４の非反転入力端子には、抵抗１８と抵抗２０との接続端子が接続されており、上記の分圧電圧Ｖｐが入力される。誤差増幅回路２４の反転入力端子には、出力電圧Ｖｏｕｔの目標電圧に応じた基準電圧Ｖｒｅｆを出力する基準電圧回路２６が接続されており、その基準電圧Ｖｒｅｆが入力される。

ボルテージレギュレータ１０は、また、誤差増幅回路２４から出力される信号の位相を補償する位相補償回路３０を備えている。位相補償回路３０は、誤差増幅回路２４の出力端子と出力トランジスタ１２のゲートとの間、及び、誤差増幅回路２４の出力端子と出力トランジスタ１２のドレイン（出力端子１６）との間に介在されている。位相補償回路３０は、ｎｐｎトランジスタ３２とｐｎｐトランジスタ３４とを一つずつ有していると共に、コンデンサ３６を有している。すなわち、位相補償回路３０は、ｎｐｎトランジスタ３２とｐｎｐトランジスタ３４とからなるプッシュプル回路と、コンデンサ３６と、により構成されている。

上記のプッシュプル回路は、誤差増幅回路２４の出力端子と出力トランジスタ１２のゲートとの間に介在されている。ｎｐｎトランジスタ３２のベースとｐｎｐトランジスタ３４のベースとは、互いに接続されている。ｎｐｎトランジスタ３２及びｐｎｐトランジスタ３４は、互いに共通したエミッタと、誤差増幅回路２４の出力端子に接続する互いに共通したベースと、を有している。ｎｐｎトランジスタ３２のベース及びｐｎｐトランジスタ３４のベースには、誤差増幅回路２４の出力電圧Ｖａが入力される。ｎｐｎトランジスタ３２は、そのコレクタが電源端子１４に接続された構成を有している。また、ｐｎｐトランジスタ３４は、そのコレクタが接地端子２２に接続された構成を有している。

ｎｐｎトランジスタ３２及びｐｎｐトランジスタ３４の共通エミッタは、上記した出力トランジスタ１２のゲートに接続されている。出力トランジスタ１２のゲートには、上記の共通エミッタに生じる電圧Ｖｇが入力される。

また、コンデンサ３６は、誤差増幅回路２４の出力端子と出力トランジスタ１２のドレイン（すなわち、出力端子１６）との間に介在されている。コンデンサ３６は、誤差増幅回路によるフィードバックを行ううえで出力端子１６に生じる出力電圧Ｖｏｕｔを安定化させる機能を有している。

次に、図２を参照して、本実施例のボルテージレギュレータ１０の動作について説明する。図２は、本実施例のボルテージレギュレータ１０における出力電圧Ｖｏｕｔの上昇時の動作を説明するための図を示す。

本実施例において、出力トランジスタ１２のドレインすなわち出力端子１６には、出力電圧Ｖｏｕｔが現れる。この出力電圧Ｖｏｕｔは、２つの抵抗１８，２０により分圧されて、分圧電圧Ｖｐとして誤差増幅回路２４の非反転入力端子に入力される。また、基準電圧回路２６は、出力電圧Ｖｏｕｔの目標電圧に応じた基準電圧Ｖｒｅｆを出力する。誤差増幅回路２４は、上記の分圧電圧Ｖｐと基準電圧Ｖｒｅｆとを比較してその差を増幅し、出力端子１６に生じる出力電圧Ｖｏｕｔが一定に維持されるように出力トランジスタ１２に供給すべき制御信号Ｖａを生成して出力する。

例えばボルテージレギュレータ１０への電源投入時（詳細には、電源投入直後）は、出力端子１６に生じている出力電圧Ｖｏｕｔは低く、目標電圧に到達していない。出力電圧Ｖｏｕｔが目標電圧よりも低くその目標電圧に到達していない場合は、上記の分圧電圧Ｖｐが基準電圧Ｖｒｅｆに到達しておらず、誤差増幅回路２４から出力され位相補償回路３０に入力される電圧ＶａがＬｏ電位側にあって低いため、位相補償回路３０のうちｐｎｐトランジスタ３４のみがオン状態となる。ｐｎｐトランジスタ３４がオンすると、出力トランジスタ１２のゲートに入力されるゲート電圧Ｖｇが低くなり、出力トランジスタ１２が出力端子１６を電源端子１４に接続させるようにオン駆動される。出力トランジスタ１２がオン駆動されると、出力端子１６に生じる出力電圧Ｖｏｕｔが上昇する。

また、出力電圧Ｖｏｕｔが目標電圧よりも高い場合は、上記の分圧電圧Ｖｐが基準電圧Ｖｒｅｆを超え、誤差増幅回路２４から出力され位相補償回路３０に入力される電圧ＶａがＨｉ電位側にあって高いため、位相補償回路３０のうちｎｐｎトランジスタ３２のみがオン状態となる。ｎｐｎトランジスタ３２がオンすると、出力トランジスタ１２のゲートに入力されるゲート電圧Ｖｇが高くなり、出力トランジスタ１２が出力端子１６と電源端子１４との接続を解除させるようにオフ駆動される。出力トランジスタ１２がオフ駆動されると、出力端子１６に生じる出力電圧Ｖｏｕｔが下降する。

更に、出力端子１６に生じる出力電圧Ｖｏｕｔが目標電圧に達すると、出力トランジスタ１２のゲート電圧Ｖｇが、出力端子１６から出力電圧Ｖｏｕｔとして目標電圧を出力させるような電圧となる。この際、誤差増幅回路２４の出力電圧Ｖａと出力トランジスタ１２のゲート電圧Ｖｇとが等しくなるため、位相補償回路３０のｎｐｎトランジスタ３２及びｐｎｐトランジスタ３４は共にオフ状態となる。

このように、本実施例のボルテージレギュレータ１０においては、目標電圧の変化などに起因して出力端子１６に生じる出力電圧Ｖｏｕｔが目標電圧からずれている場合、位相補償回路３０の有するｎｐｎトランジスタ３２及びｐｎｐトランジスタ３４の何れか一方がオンすることで、その出力電圧Ｖｏｕｔを目標電圧へ向けて変化させることができる。かかる構成においては、出力電圧Ｖｏｕｔを目標電圧へ向けて変化させるうえで、位相補償回路３０のインピーダンスを低く抑えることができるので、高速応答性を確保することができる。

また、出力端子１６に生じる出力電圧Ｖｏｕｔが目標電圧に達した場合、位相補償回路３０の有するｎｐｎトランジスタ３２及びｐｎｐトランジスタ３４が共にオフすることで、その出力電圧Ｖｏｕｔを目標電圧に維持させることができる。かかる構成においては、出力電圧Ｖｏｕｔを目標電圧に維持させるのに位相補償回路３０のインピーダンスを比較的高くすることができるので、出力電圧Ｖｏｕｔとして目標電圧が出力される際の安定動作を確保することができる。

従って、本実施例のボルテージレギュレータ１０によれば、出力電圧Ｖｏｕｔが目標電圧へ向けて変化する過渡時と出力電圧Ｖｏｕｔが目標電圧で安定する安定時とで位相補償回路３０のインピーダンスを可変することができ、これにより、出力電圧Ｖｏｕｔの過渡時において高速応答性を確保することができると共に、出力電圧Ｖｏｕｔの安定時においてその安定性を確保することができる。

また、本実施例においては、上記した過渡時の高速応答性と上記した安定時の安定性とを確保するのに、位相補償回路３０としてｎｐｎトランジスタ３２とｐｎｐトランジスタ３４とからなるプッシュプル回路を設けると共に、それら２つのトランジスタ３２，３４を適宜オン／オフ駆動させることとすればよい。従って、本実施例のボルテージレギュレータ１０の構成によれば、位相補償回路３０にプッシュプル回路構成の２つのトランジスタ３２及びｐｎｐトランジスタ３４を用いることで、位相補償回路に抵抗を用いる構成に比べて、出力トランジスタ１２による出力の安定時における安定性と過渡時における高速応答性とを簡易な構成で実現することができ、回路規模を小さくしてチップ面積の縮小化を図りかつ低コスト化を図ることができる。また、位相補償回路に抵抗を用いる構成に比べて、安定時にインピーダンスを非常に大きくすることができるので、安定した回路を構築させることが可能である。

上記した第１実施例のボルテージレギュレータ１０では、出力端子１６に生じる出力電圧Ｖｏｕｔが目標電圧の近傍（具体的には、ｎｐｎトランジスタ３２及びｐｎｐトランジスタ３４がオンするのに必要なベース−エミッタ間電圧−ＶＦ〜＋ＶＦの範囲内）で微小変化した場合は、誤差増幅回路２４の出力電圧Ｖａと出力トランジスタ１２のゲート電圧Ｖｇとの間に差が生じたとしても、ｎｐｎトランジスタ３２及びｐｎｐトランジスタ３４の何れか一方がオンすることができず、その結果として、出力電圧Ｖｏｕｔを精度良く調整することが困難となる。そこで、本発明の第２実施例であるボルテージレギュレータ１００は、以下の構成を採用することで上記の不都合を解消させることとしている。以下、本実施例のボルテージレギュレータ１００の特徴部について説明する。

図３は、本実施例のボルテージレギュレータ１００の構成図を示す。尚、図３において、上記図１に示す構成と同一の構成部分について、同一の符号を付してその説明を省略又は簡略する。本実施例のボルテージレギュレータ１００は、出力電圧を目標電圧に調整制御するための電圧調整回路である。

図３に示す如く、ボルテージレギュレータ１００は、位相補償回路１０２を備えている。位相補償回路１０２は、ｎｐｎトランジスタ３２とｐｎｐトランジスタ３４とからなるプッシュプル回路と、コンデンサ３６と、を有していると共に、更に、ｎｐｎトランジスタ３２のベースに印加する電位とｐｎｐトランジスタ３４のベースに印加する電位とに差を設けるレベルシフト回路を有している。このレベルシフト回路は、誤差増幅回路２４の出力端子とｎｐｎトランジスタ３２及びｐｎｐトランジスタ３４のベースとの間に介在されたエミッタフォロワ回路により実現される。

位相補償回路１０２は、レベルシフト回路として、ｎｐｎトランジスタ３２のベースにそれぞれ一端が接続する抵抗１０４，１０６と、抵抗１０６の他端にエミッタが接続するｐｎｐトランジスタ１０８と、を有している。抵抗１０４の一端及び抵抗１０６の一端は、ｎｐｎトランジスタ３２のベースに接続されている。抵抗１０４の他端は、電源端子１４に接続されている。抵抗１０４は、ｎｐｎトランジスタ３２のベース電圧を引き上げるためのバイアス回路を構成する。また、抵抗１０６は、ｎｐｎトランジスタ３２のベース電圧をｐｎｐトランジスタ１０８のエミッタ電圧よりも高くするための回路である。ｐｎｐトランジスタ１０８のコレクタは、接地端子２２に接続されている。また、ｐｎｐトランジスタ１０８のベースは、誤差増幅回路２４の出力端子に接続されている。

位相補償回路１０２は、また、レベルシフト回路として、ｐｎｐトランジスタ３４のベースにそれぞれ一端が接続する抵抗１１０，１１２と、抵抗１１２の他端にエミッタが接続するｎｐｎトランジスタ１１４と、を有している。抵抗１１０の一端及び抵抗１１２の一端は、ｐｎｐトランジスタ３４のベースに接続されている。抵抗１１０の他端は、接地端子２２に接続されている。抵抗１１０は、ｐｎｐトランジスタ３４のベース電圧を引き下げるためのバイアス回路を構成する。また、抵抗１１２は、ｐｎｐトランジスタ３４のベース電圧をｎｐｎトランジスタ１１４のエミッタ電圧よりも低くするための回路である。ｎｐｎトランジスタ１１４のコレクタは、電源端子１４に接続されている。また、ｎｐｎトランジスタ１１４のベースは、誤差増幅回路２４の出力端子に接続されている。

次に、図４及び図５を参照して、本実施例のボルテージレギュレータ１００の動作について説明する。図４は、本実施例のボルテージレギュレータ１００における出力電圧Ｖｏｕｔの上昇時の動作を説明するための図を示す。また、図５は、本実施例のボルテージレギュレータ１００における出力電圧Ｖｏｕｔの下降時の動作を説明するための図を示す。

本実施例のボルテージレギュレータ１００においても、上記した第１実施例のボルテージレギュレータ１０と同様に、図４及び図５に示す如く、目標電圧の変化などに起因して出力端子１６に生じる出力電圧Ｖｏｕｔが目標電圧からずれている場合、位相補償回路１０２の有するｎｐｎトランジスタ３２及びｐｎｐトランジスタ３４の何れか一方がオンすることで、その出力電圧Ｖｏｕｔを目標電圧へ向けて変化させることができるので、その出力電圧Ｖｏｕｔを目標電圧へ向けて変化させるうえで、位相補償回路１０２のインピーダンスを低く抑えることができ、高速応答性を確保することができる。

また、出力端子１６に生じる出力電圧Ｖｏｕｔが目標電圧に達した場合、位相補償回路１０２の有するｎｐｎトランジスタ３２及びｐｎｐトランジスタ３４が共にオフすることで、その出力電圧Ｖｏｕｔを目標電圧に維持させることができるので、出力電圧Ｖｏｕｔを目標電圧に維持させるのに位相補償回路１０２のインピーダンスを比較的高くすることができ、出力電圧Ｖｏｕｔとして目標電圧が出力される際の安定動作を確保することができる。

すなわち、本実施例のボルテージレギュレータ１００によれば、出力電圧Ｖｏｕｔが目標電圧へ向けて変化する過渡時と出力電圧Ｖｏｕｔが目標電圧で安定する安定時とで位相補償回路１０２のインピーダンスを可変することができ、これにより、出力電圧Ｖｏｕｔの過渡時における高速応答性と、出力電圧Ｖｏｕｔの安定時におけるその安定性と、を両立させることができる。この点、本実施例のボルテージレギュレータ１００においても、上記した第１実施例のボルテージレギュレータ１０と同様に、出力トランジスタ１２による出力の安定時における安定性と過渡時における高速応答性とを簡易な構成で実現することができ、上記した効果と同一の効果を得ることができる。

また、本実施例のボルテージレギュレータ１００においては、上記の如く、レベルシフト回路としてエミッタフォロワ回路からなる位相補償回路１０２が設けられている。かかる位相補償回路１０２においては、出力端子１６に生じる出力電圧Ｖｏｕｔが目標電圧から微小変化して低下すると、誤差増幅回路２４から出力される電圧ＶａがＬｏ電位側へその微小変化分だけ変化することで、ｎｐｎトランジスタ３２のベースに印加される電圧及びｐｎｐトランジスタ３４のベースに印加される電圧が接地電圧側へ引き下げられると共に、そのｐｎｐトランジスタ３４のベースに印加される電圧がｎｐｎトランジスタ１１４のベースに入力される電圧Ｖａに比べて上記の電圧ＶＦ以上低い値となる。

この場合は、ｎｐｎトランジスタ３２のベース−エミッタ間電圧が小さくなってそのｎｐｎトランジスタ３２のオフが維持される一方、ｐｎｐトランジスタ３４のベース−エミッタ間電圧が上記の電圧ＶＦ以上に大きくなってそのｐｎｐトランジスタ３４がオン状態となる。このため、出力電圧Ｖｏｕｔが目標電圧から微小に低下したときは、その微小低下分だけ出力トランジスタ１２のゲートに入力されるゲート電圧Ｖｇが低くなり、出力トランジスタ１２が出力端子１６を電源端子１４に接続させるようにオン駆動されるので、出力端子１６に生じる出力電圧Ｖｏｕｔが上昇する。

また、位相補償回路１０２においては、出力端子１６に生じる出力電圧Ｖｏｕｔが目標電圧から微小変化して上昇すると、誤差増幅回路２４から出力される電圧ＶａがＨｉ電位側へその微小変化分だけ変化することで、ｎｐｎトランジスタ３２のベースに印加される電圧及びｐｎｐトランジスタ３４のベースに印加される電圧が電源電圧側へ引き上げられると共に、そのｎｐｎトランジスタ３２のベースに印加される電圧がｐｎｐトランジスタ１０８のベースに入力される電圧Ｖａに比べて上記の電圧ＶＦ以上高い値となる。

この場合は、ｐｎｐトランジスタ３４のベース−エミッタ間電圧が小さくなってそのｐｎｐトランジスタ３４のオフが維持される一方、ｎｐｎトランジスタ３２のベース−エミッタ間電圧が上記の電圧ＶＦ以上に大きくなってそのｎｐｎトランジスタ３２がオン状態となる。このため、出力電圧Ｖｏｕｔが目標電圧から微小に上昇したときは、その上昇分だけ出力トランジスタ１２のゲートに入力されるゲート電圧Ｖｇが高くなり、出力トランジスタ１２が出力端子１６と電源端子１４との接続を解除させるようにオフ駆動されるので、出力端子１６に生じる出力電圧Ｖｏｕｔが下降する。

このように、本実施例のボルテージレギュレータ１００によれば、位相補償回路１０２としてｎｐｎトランジスタ３２のベースに印加する電位とｐｎｐトランジスタ３４のベースに印加する電位とに差を設けたレベルシフト回路（エミッタフォロワ回路）を構成することで、出力端子１６に生じる出力電圧Ｖｏｕｔが目標電圧から僅かにずれて微小変化を起こした場合にも、その出力電圧Ｖｏｕｔを目標電圧へ向けて調整することができる。この点、本実施例によれば、出力電圧Ｖｏｕｔの微小変動に対して不感帯を無くして、出力電圧Ｖｏｕｔを目標電圧に速やかに追従させることができる。

ところで、上記の第１及び第２実施例においては、出力トランジスタ１２をｐチャネル型ＦＥＴとしたが、出力トランジスタ１２をｎチャネル型ＦＥＴとしてもよい。尚、かかる変形例においては、誤差増幅回路２４の入力端子に入力される基準電圧Ｖｒｅｆ及び分圧電圧Ｖｐを逆接続することとすればよい。

また、上記の第１及び第２実施例においては、出力電圧Ｖｏｕｔを抵抗１８，２０により分圧した分圧電圧Ｖｐを誤差増幅回路２４で基準電圧Ｖｒｅｆと比較させることとしているが、出力電圧Ｖｏｕｔ自体を誤差増幅回路２４に入力して基準電圧と比較させることとしてもよい。

１０，１００ ボルテージレギュレータ
１２ 出力トランジスタ
１４ 電源端子
１６ 出力端子
２２ 接地端子
２４ 誤差増幅回路
２６ 基準電圧回路
３０，１０２ 位相補償回路
３２ ｎｐｎトランジスタ
３４ ｐｎｐトランジスタ
３６ コンデンサ
１０４，１０６，１１０，１１２ 抵抗
１０８ ｐｎｐトランジスタ
１１４ ｎｐｎトランジスタ
Ｖｏｕｔ 出力電圧
Ｖｒｅｆ 基準電圧

Claims (4)

1. 出力トランジスタの出力電圧に応じた電圧と基準電圧との差を増幅した信号を前記出力トランジスタのゲートに向けて出力する誤差増幅回路と、前記誤差増幅回路の出力端子と前記出力トランジスタのゲートとの間に介在し、前記誤差増幅回路から出力される信号の位相を補償する位相補償回路と、を備えるボルテージレギュレータであって、
   前記位相補償回路は、前記出力電圧が変化する過渡時において何れか一方がオンしかつ前記出力電圧が安定する安定時において共にオフするように構成されたｎｐｎトランジスタとｐｎｐトランジスタとからなるプッシュプル回路を有することを特徴とするボルテージレギュレータ。
2. 前記ｎｐｎトランジスタ及び前記ｐｎｐトランジスタは、互いに共通したエミッタと、前記誤差増幅回路の出力に接続する互いに共通したベースと、を有することを特徴とする請求項１記載のボルテージレギュレータ。
3. 前記ｎｐｎトランジスタ及び前記ｐｎｐトランジスタは、互いに共通したエミッタを有し、
   前記位相補償回路は、前記誤差増幅回路の出力をレベルシフトさせることにより、前記ｎｐｎトランジスタのベースに印加する電位と前記ｐｎｐトランジスタのベースに印加する電位とに差を設けるレベルシフト回路を有することを特徴とする請求項１記載のボルテージレギュレータ。
4. 前記位相補償回路は、前記出力電圧が生じる出力端子と前記誤差増幅回路の出力端子との間に介在するコンデンサを有することを特徴とする請求項１乃至３の何れか一項記載のボルテージレギュレータ。

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