KR20150111301A - 전압 레귤레이터 - Google Patents

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KR20150111301A
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KR1020150039938A
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데루오 스즈키
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세이코 인스트루 가부시키가이샤
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Abstract

[과제] 임의의 출력 전압을 설정하더라도, 출력 전압의 정밀도를 유지하는 것이 가능한 전압 레귤레이터를 제공한다.
[해결 수단] 백 게이트가 접지된 NMOS 트랜지스터로 구성되는 출력 트랜지스터와 출력 트랜지스터가 출력하는 출력 전압을 분압한 분압 전압과, 기준 전압의 차를 증폭하여 출력하고, 출력 트랜지스터의 게이트를 제어하는 오차 증폭 회로와, 정전압 회로와, 게이트에 정전압 회로의 전압이 입력되고, 드레인이 출력 트랜지스터의 게이트에 접속되며, 소스가 출력 트랜지스터의 소스에 접속된 트랜지스터를 구비했다.

Description

전압 레귤레이터{VOLTAGE REGULATOR}
본 발명은, 입력 전압을 받아 일정한 출력 전압(Vout)을 발생시키는 전압 레귤레이터에 관한 것이며, 더욱 상세하게는 전압 레귤레이터의 출력 전압 정밀도에 관한 것이다.
일반적으로 전압 레귤레이터는, 전원 전압(VDD)을 받아 출력 단자에 일정한 출력 전압(Vout)을 발생시킨다. 전압 레귤레이터는, 부하의 변동에 따라 전류를 공급하여, 출력 전압(Vout)을 항상 일정하게 유지한다.
도 4는, 종래의 전압 레귤레이터의 회로도이다. 종래의 전압 레귤레이터는, 기준 전압 회로(103)와, 오차 증폭기(104)와, NMOS 트랜지스터(109)와, 저항(105, 106)과, 용량(301)과, 전원 단자(101)와, 그라운드 단자(100)와, 출력 단자(102)를 구비하고 있다.
기준 전압 회로(103)의 기준 전압(Vref)이 출력 단자(102)의 출력 전압(Vout)을 저항(105, 106)에서 분압한 분압 전압(Vfb)보다 클 때, 오차 증폭기(104)의 출력은 높아지고 NMOS 트랜지스터(109)의 온 저항을 낮춘다. 그리고, 출력 전압(Vout)을 상승시켜, 분압 전압(Vfb)과 기준 전압(Vref)이 동일해지도록 동작한다. 기준 전압(Vref)이 분압 전압(Vfb)보다 작을 때는, 오차 증폭기(104)의 출력은 낮아지고 NMOS 트랜지스터(109)의 온 저항을 높인다. 그리고, 출력 전압(Vout)을 저하시켜, 분압 전압(Vfb)과 기준 전압(Vref)이 동일해지도록 동작한다.
전압 레귤레이터는, 항상, 분압 전압(Vfb)과 기준 전압(Vref)을 동일하게 유지함으로써, 일정한 출력 전압(Vout)을 발생시키고 있다(예를 들어, 특허 문헌 1 도 5 참조).
일본국 특허 공개 평5-127763호 공보
그러나, 종래의 전압 레귤레이터에서는, NMOS 트랜지스터(109)의 기판 전위가 접지했을 때, 기판 효과에 의해 저항(105, 106)을 트리밍하는 전후에서 NMOS 트랜지스터(109)의 역치 전압이 바뀌어 출력 전압(Vout)의 정밀도를 확보할 수 없다라고 하는 과제가 있었다.
본 발명은, 상기 과제를 감안하여 이루어지며, 임의의 출력 전압을 설정하더라도, 출력 전압의 정밀도를 유지하는 전압 레귤레이터를 제공한다.
종래의 과제를 해결하기 위해, 본 발명의 전압 레귤레이터는 이하와 같은 구성으로 했다.
백 게이트가 접지된 NMOS 트랜지스터로 구성되는 출력 트랜지스터와, 상기 출력 트랜지스터가 출력하는 출력 전압을 분압한 분압 전압과 기준 전압의 차를 증폭하여 출력하고, 상기 출력 트랜지스터의 게이트를 제어하는 오차 증폭 회로를 구비한 전압 레귤레이터로서, 정전압 회로와, 게이트에 상기 정전압 회로의 전압이 입력되고, 드레인이 상기 출력 트랜지스터의 게이트에 접속되며, 소스가 상기 출력 트랜지스터의 소스에 접속된 트랜지스터를 구비했다.
트리밍의 전후에서 출력 트랜지스터의 역치가 변화하는 것을 억제하여, 임의의 출력 전압으로 설정하더라도 출력 전압의 정밀도를 유지할 수 있다.
도 1은 제1 실시 형태의 전압 레귤레이터의 회로도이다.
도 2는 제2 실시 형태의 전압 레귤레이터의 회로도이다.
도 3은 제3 실시 형태의 전압 레귤레이터의 회로도이다.
도 4는 종래의 전압 레귤레이터 회로의 회로도이다.
이하, 본 발명의 전압 레귤레이터를, 도면을 참조하여 설명한다.
＜제1 실시 형태＞
도 1은, 제1 실시 형태의 전압 레귤레이터의 회로도이다.
제1 실시 형태의 전압 레귤레이터는, 기준 전압 회로(103)와, 오차 증폭기(104)와, NMOS 트랜지스터(109, 113, 114)와, PMOS 트랜지스터(107, 108)와, 저항(105, 106, 115)과, 용량(116)과, 정전압 회로(130)와, 전원 단자(101)와, 그라운드 단자(100)와, 출력 단자(102)와, 입력 단자(120)를 구비하고 있다.
오차 증폭기(104)와, NMOS 트랜지스터(113)와, PMOS 트랜지스터(107, 108)와, 저항(115)과, 용량(116)으로 2단 구성의 오차 증폭 회로를 구성한다. 또, 저항(115)과 용량(116)은, 위상 보상 회로를 구성한다.
제1 실시 형태의 전압 레귤레이터의 접속에 대해 설명한다. 오차 증폭기(104)는, 비반전 입력 단자는 기준 전압 회로(103)의 양극이 접속되고, 반전 입력 단자에 저항(105와 106)의 접속점이 접속되며, 출력 단자는 NMOS 트랜지스터(113)의 게이트에 접속된다. PMOS 트랜지스터(107)는, 드레인이 오차 증폭기(104)에 전류원으로서 접속된다. 기준 전압 회로(103)의 음극은 그라운드 단자(100)에 접속되고, 저항(106)의 다른 한쪽 단자는 그라운드 단자(100)에 접속되며, 저항(105)의 다른 한쪽 단자는 출력 단자(102)에 접속된다. PMOS 트랜지스터(107)는, 게이트는 입력 단자(120)에 접속되고, 소스는 전원 단자(101)에 접속된다. NMOS 트랜지스터(113)는, 드레인은 용량(116)의 한쪽 단자에 접속되고, 소스는 그라운드 단자(100)에 접속된다. 저항(115)은, 한쪽 단자는 용량(116)의 다른 한쪽 단자에 접속되고, 다른 한쪽 단자는 오차 증폭기(104)의 출력 단자에 접속된다.
PMOS 트랜지스터(108)는, 게이트는 입력 단자(120)에 접속되고, 드레인은 NMOS 트랜지스터(113)의 드레인에 접속되며, 소스는 전원 단자(101)에 접속된다. NMOS 트랜지스터(109)는, 게이트는 NMOS 트랜지스터(113)의 드레인에 접속되고, 드레인은 전원 단자(101)에 접속되며, 소스는 출력 단자(102)에 접속되고, 백 게이트는 그라운드 단자(100)에 접속된다. NMOS 트랜지스터(114)는, 게이트는 정전압 회로(130)의 양극에 접속되고, 소스는 출력 단자(102)에 접속되며, 드레인은 NMOS 트랜지스터(109)의 게이트에 접속된다. 정전압 회로(130)의 음극은 그라운드 단자(100)에 접속된다.
다음에, 제1 실시 형태의 전압 레귤레이터의 동작에 대해 설명한다. 전원 단자(101)에 전원 전압(VDD)이 입력되면, 전압 레귤레이터는, 출력 단자(102)로부터 출력 전압(Vout)을 출력한다. 저항(105와 106)은, 출력 전압(Vout)을 분압하여, 분압 전압(Vfb)을 출력한다. 오차 증폭기(104)는, 기준 전압 회로(103)의 기준 전압(Vref)과 분압 전압(Vfb)을 비교하여, 출력 전압(Vout)이 일정하게 되도록 NMOS 트랜지스터(113)를 통해, 출력 트랜지스터로서 동작하는 NMOS 트랜지스터(109)의 게이트 전압을 제어한다. 입력 단자(120)는, 도시는 하지 않으나 바이어스 회로에 접속되고, PMOS 트랜지스터(107) 및 PMOS 트랜지스터(108)를 통해, 오차 증폭기(104)와 NMOS 트랜지스터(113)에 바이어스 전류를 흐르게 한다.
출력 전압(Vout)을 임의의 값으로 설정하려면, 전원 전압(VDD)을 입력 후, 출력 전압(Vout)을 측정하고, 그 출력 전압(Vout)을 바탕으로 저항(105, 106)을 트리밍하여 저항값을 조절함으로써 임의의 출력 전압(Vout)을 만들어 낼 수 있다. 출력 전압(Vout)을 낮은 전압으로 설정했을 때, 트리밍 전에 비해 NMOS 트랜지스터(114)의 소스 전압은 낮아진다. 그리고, NMOS 트랜지스터(114)는, 게이트에 출력 전압(Vout)에 의존하지 않는 정전압이 입력되기 때문에, 드레인 전류를 증가시키고, NMOS 트랜지스터(109)의 게이트 전압을 저하시킨다. NMOS 트랜지스터(109)의 백 게이트는 접지되어 있기 때문에, 게이트 전압의 저하에 수반하여 NMOS 트랜지스터(109)의 역치 전압도 내려가, 트리밍의 전후에서 변동한 NMOS 트랜지스터(109)의 역치를 되돌릴 수 있다. 이렇게 하여, 트리밍의 전후에서 NMOS 트랜지스터(109)의 역치의 변화를 억제할 수 있기 때문에, 출력 전압(Vout)의 정밀도를 유지할 수 있다.
출력 전압(Vout)을 높은 전압으로 설정했을 때, 트리밍 전에 비해 NMOS 트랜지스터(114)의 소스 전압도 높아진다. 그리고, NMOS 트랜지스터(114)는, 게이트에 출력 전압(Vout)에 의존하지 않는 정전압이 입력되기 때문에, 드레인 전류를 감소시키고, NMOS 트랜지스터(109)의 게이트 전압을 상승시킨다. NMOS 트랜지스터(109)의 백 게이트는 접지되어 있기 때문에, 게이트 전압의 상승에 수반하여 NMOS 트랜지스터(109)의 역치 전압이 올라가, 트리밍의 전후에서 변동한 NMOS 트랜지스터(109)의 역치를 되돌릴 수 있다. 이렇게 하여, 트리밍의 전후에서 NMOS 트랜지스터(109)의 역치의 변화를 억제할 수 있기 때문에, 출력 전압(Vout)의 정밀도를 유지할 수 있다.
또한, 제1 실시 형태의 전압 레귤레이터에서는 2단 구성의 오차 증폭 회로를 이용하여 설명했는데, 이 구성에 한정하지 않고 출력 트랜지스터를 제어하는 오차 증폭 회로이면 어떠한 구성이어도 된다.
이상 기재한 바와 같이, 제1 실시 형태의 전압 레귤레이터는, 트리밍의 전후에서 출력 트랜지스터의 역치가 변화하는 것을 억제하여, 임의의 출력 전압으로 설정하더라도 출력 전압의 정밀도를 유지할 수 있다.
＜제2 실시 형태＞
도 2는, 제2 실시 형태의 전압 레귤레이터의 회로도이다. 제1 실시 형태와의 차이는 PMOS 트랜지스터(111, 112)를 추가하고, NMOS 트랜지스터(114)의 드레인을 PMOS 트랜지스터(112)의 게이트 및 드레인에 접속한 점이다.
PMOS 트랜지스터(111)는, 드레인은 PMOS 트랜지스터(108)의 게이트에 접속되고, 게이트는 PMOS 트랜지스터(112)의 게이트 및 드레인에 접속되며, 소스는 전원 단자(101)에 접속된다. PMOS 트랜지스터(112)의 소스는 전원 단자(101)에 접속된다. 그 외는 제1 실시 형태와 같다.
제2 실시 형태의 전압 레귤레이터의 동작에 대해 설명한다. 출력 전압(Vout)을 임의의 값으로 설정하려면, 전원 전압(VDD)을 입력 후에 출력 전압을 측정하고, 그 출력 전압을 바탕으로 저항(105, 106)을 트리밍하여 저항값을 조절함으로써 임의의 출력 전압(Vout)을 만들어 낼 수 있다. 출력 전압(Vout)을 낮은 전압으로 설정했을 때, 트리밍 전에 비해 NMOS 트랜지스터(114)의 소스 전압도 낮아진다. 그리고, NMOS 트랜지스터(114)는, 게이트에 출력 전압(Vout)에 의존하지 않는 정전압이 입력되기 때문에, 드레인 전류를 증가시킨다. PMOS 트랜지스터(112, 111)는 커런트 미러 회로를 구성하기 때문에, NMOS 트랜지스터(114)의 드레인 전류를 받아, PMOS 트랜지스터(111)의 온 저항이 작아지고, PMOS 트랜지스터(108)의 게이트 전압을 전원 전압(VDD)에 가깝게 한다. 이렇게 하여, PMOS 트랜지스터(108)의 온 저항이 커져, NMOS 트랜지스터(109)의 게이트 전압을 저하시킨다. NMOS 트랜지스터(109)의 백 게이트는 접지되어 있기 때문에, 게이트 전압의 저하에 수반하여 NMOS 트랜지스터(109)의 역치 전압도 내려가, 트리밍의 전후에서 변동한 NMOS 트랜지스터(109)의 역치를 되돌릴 수 있다. 이렇게 하여, 트리밍의 전후에서 NMOS 트랜지스터(109)의 역치의 변화를 억제할 수 있기 때문에, 출력 전압(Vout)의 정밀도를 유지할 수 있다.
출력 전압(Vout)을 높은 전압으로 설정했을 때, 트리밍 전에 비해 NMOS 트랜지스터(114)의 소스 전압도 높아진다. 그리고, NMOS 트랜지스터(114)는, 게이트에 출력 전압(Vout)에 의존하지 않는 정전압이 입력되기 때문에, 드레인 전류를 감소시킨다. PMOS 트랜지스터(112, 111)는 커런트 미러 회로를 구성하기 때문에, NMOS 트랜지스터(114)의 드레인 전류를 받아, PMOS 트랜지스터(111)의 온 저항이 커지고, PMOS 트랜지스터(108)의 게이트 전압이 내려가 PMOS 트랜지스터(108)의 온 저항을 작게 한다. 이렇게 하여, NMOS 트랜지스터(109)의 게이트 전압을 상승시킨다. NMOS 트랜지스터(109)의 백 게이트는 접지되어 있기 때문에, 게이트 전압의 상승에 수반하여 NMOS 트랜지스터(109)의 역치 전압이 올라가, 트리밍의 전후에서 변동한 NMOS 트랜지스터(109)의 역치를 되돌릴 수 있다. 이렇게 하여, 트리밍의 전후에서 NMOS 트랜지스터(109)의 역치의 변화를 억제할 수 있기 때문에, 출력 전압(Vout)의 정밀도를 유지할 수 있다.
이상 기재한 바와 같이, 제2 실시 형태의 전압 레귤레이터는, 트리밍의 전후에서 출력 트랜지스터의 역치가 변화하는 것을 억제하여, 임의의 출력 전압으로 설정하더라도 출력 전압의 정밀도를 유지할 수 있다.
＜제3 실시 형태＞
도 3은, 제3 실시 형태의 전압 레귤레이터의 회로도이다. 제2 실시 형태와의 차이는 저항(115)을 저항(201)으로 변경하고, PMOS 트랜지스터(203)와 정전류 회로(202)를 추가한 점이다.
PMOS 트랜지스터(203)는, 게이트는 PMOS 트랜지스터(112)의 게이트 및 드레인에 접속되고, 드레인은 정전류 회로(202)의 한쪽 단자에 접속되며, 소스는 전원 단자(101)에 접속된다. 정전류 회로(202)의 다른 한쪽 단자는 그라운드 단자(100)에 접속된다. 저항(201)은 PMOS 트랜지스터(203)의 드레인과 정전류 회로(202)의 접속점의 전압에서 저항값이 제어된다. 그 외는 제2 실시 형태와 같다.
제3 실시 형태의 전압 레귤레이터의 동작에 대해 설명한다. 출력 전압(Vout)을 임의의 값으로 설정하려면, 전원 전압(VDD)을 입력 후 출력 전압을 측정하고, 그 출력 전압을 바탕으로 저항(105, 106)을 트리밍하여 저항값을 조절함으로써 임의의 출력 전압(Vout)을 만들어 낼 수 있다. 출력 전압(Vout)을 낮은 전압으로 설정했을 때, 트리밍 전에 비해 NMOS 트랜지스터(114)의 소스 전압도 낮아진다. 그리고, NMOS 트랜지스터(114)는, 게이트에 출력 전압(Vout)에 의존하지 않는 정전압이 입력되기 때문에, 드레인 전류를 증가시킨다. PMOS 트랜지스터(112, 111)는 커런트 미러 회로를 구성하기 때문에, NMOS 트랜지스터(114)의 드레인 전류를 받아, PMOS 트랜지스터(111)의 온 저항이 작아지고, PMOS 트랜지스터(108)의 게이트 전압을 전원 전압(VDD)에 가깝게 한다. 이렇게 하여, PMOS 트랜지스터(108)의 온 저항이 커져, NMOS 트랜지스터(109)의 게이트 전압을 저하시킨다. NMOS 트랜지스터(109)의 백 게이트는 접지되어 있기 때문에, 게이트 전압의 저하에 수반하여 NMOS 트랜지스터(109)의 역치 전압도 내려가, 트리밍의 전후에서 변동한 NMOS 트랜지스터(109)의 역치를 되돌릴 수 있다.
PMOS 트랜지스터(203, 112)는 커런트 미러 회로를 구성하기 때문에, NMOS 트랜지스터(114)의 드레인 전류의 증가를 받아, PMOS 트랜지스터(203)의 드레인 전류도 증가하고, 정전류 회로(202)의 전류를 웃돌면 저항(201)의 저항값을 전환한다. 이렇게 하여, 저항(201)과 용량(116)에서 정해지는 위상 보상의 제로점의 주파수를 변화시켜, 전압 레귤레이터의 안정성을 개선하고 출력 전압(Vout)의 정밀도를 향상시킬 수 있다.
이렇게 하여, 트리밍의 전후에서 NMOS 트랜지스터(109)의 역치의 변화를 억제함으로써 출력 전압(Vout)의 정밀도를 유지하고, 제로점 주파수를 바꿈으로써 출력 전압(Vout)의 정밀도를 향상시킬 수 있다.
출력 전압(Vout)을 높은 전압으로 설정했을 때, 트리밍 전에 비해 NMOS 트랜지스터(114)의 소스 전압도 높아진다. 그리고, NMOS 트랜지스터(114)는, 게이트에 출력 전압(Vout)에 의존하지 않는 정전압이 입력되기 때문에, 드레인 전류를 감소시키고, NMOS 트랜지스터(109)의 게이트 전압을 상승시킨다. NMOS 트랜지스터(109)의 백 게이트는 접지되어 있기 때문에, 게이트 전압의 상승에 수반하여 NMOS 트랜지스터(109)의 역치 전압이 올라가, 트리밍의 전후에서 변동한 NMOS 트랜지스터(109)의 역치를 되돌릴 수 있다.
PMOS 트랜지스터(203, 112)는 커런트 미러 회로를 구성하기 때문에, NMOS 트랜지스터(114)의 드레인 전류의 감소를 받아, PMOS 트랜지스터(203)의 드레인 전류도 감소하고, 정전류 회로(202)의 전류를 밑돌면 저항(201)의 저항값을 전환한다. 이렇게 하여, 저항(201)과 용량(116)에서 정해지는 위상 보상의 제로점의 주파수를 변화시켜, 전압 레귤레이터의 안정성을 개선하고 출력 전압(Vout)의 정밀도를 향상시킬 수 있다.
이렇게 하여, 트리밍의 전후에서 NMOS 트랜지스터(109)의 역치의 변화를 억제함으로써 출력 전압(Vout)의 정밀도를 유지하고, 제로점 주파수를 바꿈으로써 출력 전압(Vout)의 정밀도를 향상시킬 수 있다.
이상 기재한 바와 같이, 제3 실시 형태의 전압 레귤레이터는, 트리밍의 전후에서 출력 트랜지스터의 역치가 변화하는 것을 억제하여, 임의의 출력 전압으로 설정하더라도 출력 전압의 정밀도를 유지할 수 있다. 또, 제로점 주파수를 바꿈으로써 출력 전압(Vout)의 정밀도를 향상시킬 수 있다.
100 그라운드 단자
101 전원 단자
102 출력 단자
103 기준 전압 회로
104 오차 증폭기
120 입력 단자
130 정전압 회로
202 정전류 회로

Claims (3)

  1. 백 게이트가 접지된 NMOS 트랜지스터로 구성되는 출력 트랜지스터와,
    상기 출력 트랜지스터가 출력하는 출력 전압을 분압한 분압 전압과 기준 전압의 차를 증폭하여 출력하고, 상기 출력 트랜지스터의 게이트를 제어하는 오차 증폭 회로를 구비한 전압 레귤레이터로서,
    정전압 회로와,
    게이트에 상기 정전압 회로의 전압이 입력되고, 드레인이 상기 출력 트랜지스터의 게이트에 접속되며, 소스가 상기 출력 트랜지스터의 소스에 접속된 트랜지스터를 구비하는 것을 특징으로 하는 전압 레귤레이터.
  2. 백 게이트가 접지된 NMOS 트랜지스터로 구성되는 출력 트랜지스터와,
    상기 출력 트랜지스터가 출력하는 출력 전압을 분압한 분압 전압과 기준 전압이 입력되는 제1 증폭단과, 상기 출력 트랜지스터를 제어하는 제2 증폭단과, 상기 제2 증폭단에 바이어스 전류를 흐르게 하는 제1 트랜지스터를 가지는 오차 증폭 회로를 구비한 전압 레귤레이터로서,
    정전압 회로와,
    게이트에 상기 정전압 회로의 전압이 입력되고, 소스가 상기 출력 트랜지스터의 소스에 접속된 제2 트랜지스터와,
    입력이 상기 제2 트랜지스터의 드레인에 접속되고, 출력이 상기 제1 트랜지스터의 게이트에 접속된 커런트 미러 회로를 구비하는 것을 특징으로 하는 전압 레귤레이터.
  3. 청구항 2에 있어서,
    게이트가 상기 제2 트랜지스터의 드레인에 접속된 제3 트랜지스터와,
    상기 제3 트랜지스터의 드레인에 접속된 정전류 회로를 구비하고,
    상기 제3 트랜지스터의 드레인과 상기 정전류 회로의 접속점의 전압에서 상기 오차 증폭 회로의 위상 보상 회로를 조정하는 것을 특징으로 하는 전압 레귤레이터.
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