JP5670773B2 - ボルテージレギュレータ - Google Patents
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Description
ボルテージレギュレータの出力端子と接地端子とが短絡するようなことがあると、出力電流Ioutが増加する。出力電流Ioutが増加すると、センストランジスタ131に流れる電流が多くなり、NMOSトランジスタ132に流れる電流も多くなる。NMOSトランジスタ132とカレントミラー接続するNMOSトランジスタ133に流れる電流も多くなり、PMOSトランジスタ134に流れる電流も多くなる。PMOSトランジスタ134とカレントミラー接続するPMOSトランジスタ135のオン抵抗が低くなり、出力トランジスタ105のゲート・ソース間電圧が低くなり、出力トランジスタ105がオフしていく。よって、出力電流Ioutは減少して、出力電圧Voutが低くなる。
本実施形態のボルテージレギュレータは、基準電圧回路101と、差動増幅回路102と、過電流保護回路161と、出力トランジスタであるPMOSトランジスタ105と、抵抗107、108と、グラウンド端子100と、出力端子121と、電源端子150で構成されている。過電流保護回路161は、センストランジスタであるPMOSトランジスタ131と、差動増幅回路111と、NMOSトランジスタ112と、抵抗113と、制御回路171で構成されている。制御回路171は、PMOSトランジスタ134、135と、NMOSトランジスタ132、133で構成されている。
抵抗107と108は、出力端子121の電圧である出力電圧Voutを分圧し、分圧電圧Vfbを出力する。差動増幅回路102は基準電圧回路101の出力電圧Vrefと分圧電圧Vfbとを比較し、出力電圧Voutが一定になるよう出力トランジスタとして動作するPMOSトランジスタ105のゲート電圧を制御する。出力電圧Voutが所定電圧よりも高いと、分圧電圧Vfbが基準電圧Vrefよりも高くなる。そして差動増幅回路102の出力信号(PMOSトランジスタ105のゲート電圧)が高くなり、PMOSトランジスタ105はオフしていき、出力電圧Voutは低くなる。こうして、出力電圧Voutを一定になるように制御する。また、出力電圧Voutが所定電圧よりも低いと、上記と逆の動作をして、出力電圧Voutは高くなる。こうして、出力電圧Voutが一定になるように制御する。分圧電圧Vfbから一定の電圧が出力されることで、差動増幅回路111の出力にはHiが出力され、NMOSトランジスタ112はオン状態に保たれる。
第二の実施形態のボルテージレギュレータは、基準電圧回路101と、差動増幅回路102と、過電流保護回路261と、PMOSトランジスタ105と、抵抗107、108と、グラウンド端子100と、出力端子121と、電源端子150で構成されている。過電流保護回路261はPMOSトランジスタ131と、差動増幅回路211と、NMOSトランジスタ212と、抵抗213と、制御回路271で構成されている。制御回路271はPMOSトランジスタ204と、差動増幅回路206と、抵抗214で構成されている。
抵抗107と108は、出力端子121の電圧である出力電圧Voutを分圧し、分圧電圧Vfbを出力する。差動増幅回路102は基準電圧回路101の出力電圧Vrefと分圧電圧Vfbとを比較し、出力電圧Voutが一定になるよう出力トランジスタとして動作するPMOSトランジスタ105のゲート電圧を制御する。出力電圧Voutが所定電圧よりも高いと、分圧電圧Vfbが基準電圧Vrefよりも高くなる。そして差動増幅回路102の出力信号(PMOSトランジスタ105のゲート電圧)が高くなり、PMOSトランジスタ105はオフしていき、出力電圧Voutは低くなる。こうして、出力電圧Voutを一定になるように制御する。また、出力電圧Voutが所定電圧よりも低いと、上記と逆の動作をして、出力電圧Voutは高くなる。こうして、出力電圧Voutが一定になるように制御する。分圧電圧Vfbから一定の電圧が出力されることで、差動増幅回路111の出力にはHiが出力され、NMOSトランジスタ112はオン状態に保たれる。
101 基準電圧回路
102、111、206、211 差動増幅回路
121 出力端子
150 電源端子
161、261 過電流保護回路
171、271 制御回路
Claims (3)
- 基準電圧を出力する基準電圧回路と、
出力トランジスタと、
前記基準電圧と前記出力トランジスタの出力する電圧を分圧した分圧電圧との差を増幅して出力し、前記出力トランジスタのゲートを制御する第一の差動増幅回路と、
前記出力トランジスタの出力電流の過電流から回路を保護する過電流保護回路と、を備えたボルテージレギュレータであって、
前記過電流保護回路は、
前記出力電流をセンスするセンストランジスタと、
ドレインが前記センストランジスタのドレインに接続された第一のトランジスタと、
出力端子が前記第一のトランジスタのゲートに接続され、反転入力端子が前記第一のトランジスタのソースに接続され、非反転入力端子が前記第一の差動増幅回路の非反転入力端子に接続された第二の差動増幅回路と、
前記第一のトランジスタのソースに接続された第一の抵抗と、
前記センストランジスタに流れる電流に基づいて、前記出力トランジスタのゲートを制御する制御回路と、
を備えたことを特徴とするボルテージレギュレータ。 - 前記制御回路は、
ゲートとドレインが前記センストランジスタのドレインに接続された第二のトランジスタと、
前記第二のトランジスタとカレントミラー接続された第三のトランジスタと、
ゲートとドレインが前記第三のトランジスタのドレインに接続された第四のトランジスタと、
前記第四のトランジスタとカレントミラー接続され、ドレインが前記出力トランジスタのゲートに接続された第五のトランジスタと、
を備えたことを特徴とする請求項1記載のボルテージレギュレータ。 - 前記制御回路は、
非反転入力端子が前記基準電圧回路に接続され、反転入力端子が前記センストランジスタのドレインに接続された第三の差動増幅回路と、
前記第三の差動増幅回路の反転入力端子に接続された第二の抵抗と、
ゲートが前記第三の差動増幅回路の出力端子に接続され、ドレインが前記出力トランジスタのゲートに接続された第二のトランジスタと、
を備えたことを特徴とする請求項1記載のボルテージレギュレータ。
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