JP2009140202A - ボルテージレギュレータの過電流保護回路 - Google Patents

ボルテージレギュレータの過電流保護回路 Download PDF

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多加志 井村
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Abstract

【課題】 より正確に過電流を検出できるボルテージレギュレータの過電流保護回路を提供する。
【解決手段】 出力トランジスタ10及びNMOS54のドレイン電流が瞬間的に遮断されても、抵抗R1によってNMOS54〜55が遮断領域で動作せずに線形領域または飽和領域で動作し続けるので、NMOS54〜55が遮断領域に移行した後に線形領域または飽和領域に復帰するという動作がなくなる。よって、過電流保護回路50は、高速で動作できるので、より正確に過電流を検出できる。
【選択図】 図1

Description

本発明は、ボルテージレギュレータの過電流保護回路に関する。
ボルテージレギュレータ及び過電流保護回路について説明する。図3は、従来のボルテージレギュレータを示す回路図である。
負荷に過電流が流れ、出力トランジスタ10に過電流が流れると、センストランジスタ66に流れる電流も多くなる。すると、抵抗R4に生じる電圧が高くなり、NMOS68のゲート電圧が高くなり、NMOS68がオンしていく。抵抗R5に生じる電圧が高くなり、PMOS69のゲート電圧が低くなり、PMOS69がオンしていく。出力トランジスタ10のゲート電圧が高くなり、出力トランジスタ10がオフしていくまたは定電流動作する。すると、ボルテージレギュレータの出力電圧VOUTが低くなっていく。
センストランジスタ61とセンストランジスタ66とのサイズが等しいとする。すると、センストランジスタ61とセンストランジスタ66とはカレントミラー接続されてゲート−ソース間電圧が等しいので、センストランジスタ61とセンストランジスタ66とに流れる電流も等しくなる。センストランジスタ61に流れる電流は、NMOS64〜65でカレントミラーされ、PMOS62〜63及びNMOS64〜65に流れる電流と等しくなる。センストランジスタ66に流れる電流は、PMOS67に流れる電流と等しくなる。すると、センストランジスタ61とセンストランジスタ66とPMOS62〜63とNMOS64〜65とPMOS67とに流れる電流は等しくなる。つまり、PMOS62〜63とPMOS67とのゲート―ソース間電圧も等しくなる。よって、PMOS63のソース電圧は出力電圧VOUTであるので、PMOS62及びPMOS67のソース電圧も出力電圧VOUTとほぼ等しくなる。ここで、ボルテージレギュレータの入力電圧VINと出力電圧VOUTとの差が大きい場合、出力トランジスタ10とセンストランジスタ61とセンストランジスタ66とは飽和領域で動作し、小さい場合、非飽和領域で動作する。どちらの場合も、これらのトランジスタのゲート−ソース間電圧も等しく、これらのトランジスタのソース−ドレイン間電圧は等しいので、これらのトランジスタの動作状態は同一になる。
特開2003−029856号公報
しかし、出力トランジスタ10及びNMOS64のドレイン電流が瞬間的に遮断されると、NMOS64〜65が遮断領域で動作してしまう。その後、出力トランジスタ10及びNMOS64のドレイン電流が元に戻ると、NMOS64〜65が遮断領域から線形領域または飽和領域に復帰するという動作が必要になってしまう。よって、過電流保護回路60は、高速で動作できないので、正確に過電流を検出できなくなってしまう。
本発明は、上記課題に鑑みてなされ、より正確に過電流を検出できるボルテージレギュレータの過電流保護回路を提供する。
本発明は、上記課題を解決するため、ボルテージレギュレータの入力電圧とアンプ及び過電流保護回路による出力電圧とに基づき、ボルテージレギュレータの出力電圧を負荷に出力する出力トランジスタと、前記ボルテージレギュレータの出力電圧が入力され、前記ボルテージレギュレータの出力電圧を分圧し、分圧電圧をアンプの第一入力端子に出力する分圧回路と、基準電圧を発生する基準電圧回路と、前記分圧電圧及び前記基準電圧が入力され、前記分圧電圧と前記基準電圧とを比較し、前記ボルテージレギュレータの出力電圧が一定に制御されるよう前記出力トランジスタを制御する前記アンプと、前記出力トランジスタに過電流が流れると前記出力トランジスタがオフしていくまたは定電流動作するよう前記出力トランジスタを制御する前記過電流保護回路と、を有するボルテージレギュレータに搭載されるボルテージレギュレータの過電流保護回路において、前記出力トランジスタのドレイン電流に基づいた電流を流す第一センストランジスタ及び第二センストランジスタと、トランジスタ、及び、前記トランジスタのゲートとドレインとの間に設けられた抵抗を有し、前記第一センストランジスタのドレイン電流に基づいて出力電流を流すカレントミラー回路と、前記出力電流及び前記ボルテージレギュレータの出力電圧に基づいて前記第一センストランジスタ及び前記第二センストランジスタのドレイン電圧を決定するカスコード回路と、前記出力トランジスタに過電流が流れると、オンしていくことにより、前記出力トランジスタをオフさせていくまたは定電流動作させる第一制御トランジスタ及び第二制御トランジスタと、を備えることを特徴とするボルテージレギュレータの過電流保護回路を提供する。
本発明では、トランジスタのドレイン電流が瞬間的に遮断されても、抵抗によってトランジスタが遮断領域で動作せずに線形領域または飽和領域で動作し続けるので、トランジスタが遮断領域に移行した後に線形領域または飽和領域に復帰するという動作がなくなる。よって、過電流保護回路は、高速で動作できるので、より正確に過電流を検出できる。
以下、本発明の実施形態を、図面を参照して説明する。
まず、ボルテージレギュレータ及び過電流保護回路50の構成について説明する。図1は、ボルテージレギュレータを示す回路図である。
ボルテージレギュレータは、出力トランジスタ10、分圧回路20、基準電圧回路30、アンプ40及び過電流保護回路50を有している。また、過電流保護回路50は、センストランジスタ51、センストランジスタ56、PMOS52〜53、PMOS57、PMOS59、NMOS54〜55、NMOS58及び抵抗R1〜R3を備えている。
基準電圧回路30はアンプ40の反転入力端子と接地端子との間に設けられている。アンプ40の非反転入力端子は分圧回路20の出力端子に接続され、出力端子はPMOS59のドレイン及びセンストランジスタ51とセンストランジスタ56と出力トランジスタ10とのゲートに接続されている。抵抗R3の一端はボルテージレギュレータの入力端子に接続され、他端はPMOS59のゲート及びNMOS58のドレインに接続されている。抵抗R2の一端はPMOS57のドレイン及びNMOS58のゲートに接続され、他端は接地端子に接続されている。抵抗R1の一端はPMOS52のドレイン及びNMOS54のドレインに接続され、他端はNMOS54〜55のゲートに接続されている。PMOS59のソースはボルテージレギュレータの入力端子に接続されている。NMOS58のソースは接地端子に接続されている。センストランジスタ56のソースはボルテージレギュレータの入力端子に接続され、ドレインはPMOS57のソースに接続されている。PMOS57のゲートはPMOS52〜53のゲートとPMOS53のドレインとNMOS55のドレインとに接続されている。センストランジスタ51のソースはボルテージレギュレータの入力端子に接続され、ドレインはPMOS52のソースに接続されている。NMOS54のソースは接地端子に接続されている。PMOS53のソースはボルテージレギュレータの出力端子に接続されている。NMOS55のソースは接地端子に接続されている。出力トランジスタ10のソースはボルテージレギュレータの入力端子に接続され、ドレインはボルテージレギュレータの出力端子に接続されている。ボルテージレギュレータの出力端子と接地端子との間に分圧回路20が設けられている。
ここで、出力トランジスタ10は、ボルテージレギュレータの入力電圧VINとアンプ40及び過電流保護回路50による出力電圧とに基づき、ボルテージレギュレータの出力電圧VOUTを負荷に出力する。分圧回路20は、出力電圧VOUTが入力され、出力電圧VOUTを分圧し、分圧電圧VFBをアンプ40の非反転入力端子に出力する。基準電圧回路30は、基準電圧VREFを発生する。アンプ40は、分圧電圧VFB及び基準電圧VREFが入力され、分圧電圧VFBと基準電圧VREFとを比較し、出力電圧VOUT(出力トランジスタ10のドレイン電圧)が一定に制御されるよう出力トランジスタ10を制御する。過電流保護回路50は、出力トランジスタ10に過電流が流れると出力トランジスタ10がオフしていくまたは定電流動作するよう出力トランジスタ10を制御する。また、出力トランジスタ10及びNMOS54のドレイン電流が瞬間的に遮断されても、過電流保護回路50は動作し続ける。
また、出力トランジスタ10とセンストランジスタ51とセンストランジスタ56とはカレントミラー接続され、センストランジスタ51及びセンストランジスタ56は出力トランジスタ10のドレイン電流に基づいた電流を流す。NMOS55〜54はカレントミラー接続され、これらのトランジスタはセンストランジスタ51のドレイン電流に基づいて出力電流を流す。PMOS52〜53及びPMOS57はカスコード接続され、これらのトランジスタはNMOS55からの出力電流及び出力電圧VOUTに基づいてセンストランジスタ51及びセンストランジスタ56のドレイン電圧を決定する。抵抗R1は、NMOS54のゲートとドレインとの間に設けられ、出力トランジスタ10及びNMOS54のドレイン電流が瞬間的に遮断されてもNMOS54〜55のゲート電圧が急激に低くなってNMOS54〜55が急激にオフすることがないよう機能する。
次に、過電流保護回路50の動作について説明する。
負荷に過電流が流れ、出力トランジスタ10に過電流が流れると、センストランジスタ56に流れる電流も多くなる。すると、抵抗R2に生じる電圧が高くなり、NMOS58のゲート電圧が高くなり、NMOS58がオンしていく。抵抗R3に生じる電圧が高くなり、PMOS59のゲート電圧が低くなり、PMOS59がオンしていく。出力トランジスタ10のゲート電圧が高くなり、出力トランジスタ10がオフしていくまたは定電流動作する。すると、出力電圧VOUTが低くなっていく。
また、出力トランジスタ10のドレイン電流が瞬間的に遮断されると、NMOS54のドレイン電流も瞬間的に遮断される。この時、抵抗R1が存在しなければ、NMOS54〜55のゲート部分に蓄積された電荷がそのゲート部分から急激に抜け、NMOS54〜55のゲート電圧が急激に低くなり、NMOS54〜55が急激にオフしてしまう。しかし、抵抗R1が存在するので、抵抗R1によってNMOS54〜55のゲート部分に蓄積された電荷がそのゲート部分から急激に抜けず、NMOS54〜55のゲート電圧が急激に低くならず、NMOS54〜55が急激にオフしない。つまり、出力トランジスタ10及びNMOS54のドレイン電流が瞬間的に遮断されても、抵抗R1によってNMOS54〜55が遮断領域で動作せずに線形領域または飽和領域で動作し続ける。
また、センストランジスタ51とセンストランジスタ56とのサイズが等しいとする。すると、センストランジスタ51とセンストランジスタ56とはカレントミラー接続されてゲート−ソース間電圧が等しいので、センストランジスタ51とセンストランジスタ56とに流れる電流も等しくなる。センストランジスタ51に流れる電流は、NMOS54〜55でカレントミラーされ、PMOS52〜53及びNMOS54〜55に流れる電流と等しくなる。センストランジスタ56に流れる電流は、PMOS57に流れる電流と等しくなる。すると、センストランジスタ51とセンストランジスタ56とPMOS52〜53とNMOS54〜55とPMOS57とに流れる電流は等しくなる。つまり、PMOS52〜53とPMOS57とのゲート―ソース間電圧も等しくなる。よって、PMOS53のソース電圧は出力電圧VOUTであるので、PMOS52及びPMOS57のソース電圧も出力電圧VOUTと等しくなる。ここで、ボルテージレギュレータの入力電圧VINと出力電圧VOUTとの差が大きい場合、出力トランジスタ10とセンストランジスタ51とセンストランジスタ56とは飽和領域で動作し、小さい場合、非飽和領域で動作する。どちらの場合も、これらのトランジスタのゲート−ソース間電圧は等しく、これらのトランジスタのソース−ドレイン間電圧も等しいので、これらのトランジスタの動作状態は同一になる。
このようにすると、出力トランジスタ10に過電流が流れても、出力電圧VOUTが低くなるので、ボルテージレギュレータの素子が保護される。
また、出力トランジスタ10及びNMOS54のドレイン電流が瞬間的に遮断されても、抵抗R1によってNMOS54〜55が遮断領域で動作せずに線形領域または飽和領域で動作し続けるので、NMOS54〜55が遮断領域に移行した後に線形領域または飽和領域に復帰するという動作がなくなる。よって、過電流保護回路50は、高速で動作できるので、より正確に過電流を検出できる。
また、出力トランジスタ10とセンストランジスタ51とセンストランジスタ56との動作状態が同一なので、過電流保護回路50の異常動作が防止される。また、チャネル長変調の影響がなくなる。
なお、図2に示すように、抵抗R1が削除されてもよい。この時、NMOS54〜55のゲートの間に抵抗R11〜R12が直列接続され、抵抗R11〜R12の接続点がNMOS54のドレインに接続される。
また、センストランジスタ51とセンストランジスタ56とのサイズが異なっても、PMOS52〜53とPMOS57とのゲート―ソース間電圧は等しくなり、PMOS52及びPMOS57のソース電圧は出力電圧VOUTと等しくなる。
ボルテージレギュレータを示す回路図である。 ボルテージレギュレータを示す回路図である。 従来のボルテージレギュレータを示す回路図である。
符号の説明
10 出力トランジスタ 20 分圧回路
30 基準電圧回路 40 アンプ
50 過電流保護回路 51、56 センストランジスタ
52〜53、57、59 PMOS 54〜55、58 NMOS
R1〜R3 抵抗

Claims (1)

  1. ボルテージレギュレータの入力電圧とアンプ及び過電流保護回路による出力電圧とに基づき、ボルテージレギュレータの出力電圧を負荷に出力する出力トランジスタと、
    前記ボルテージレギュレータの出力電圧が入力され、前記ボルテージレギュレータの出力電圧を分圧し、分圧電圧をアンプの第一入力端子に出力する分圧回路と、
    基準電圧を発生する基準電圧回路と、
    前記分圧電圧及び前記基準電圧が入力され、前記分圧電圧と前記基準電圧とを比較し、前記ボルテージレギュレータの出力電圧が一定に制御されるよう前記出力トランジスタを制御する前記アンプと、
    前記出力トランジスタに過電流が流れると前記出力トランジスタがオフしていくまたは定電流動作するよう前記出力トランジスタを制御する前記過電流保護回路と、
    を有するボルテージレギュレータに搭載されるボルテージレギュレータの過電流保護回路において、
    前記出力トランジスタのドレイン電流に基づいた電流を流す第一センストランジスタ及び第二センストランジスタと、
    トランジスタ、及び、前記トランジスタのゲートとドレインとの間に設けられた抵抗を有し、前記第一センストランジスタのドレイン電流に基づいて出力電流を流すカレントミラー回路と、
    前記出力電流及び前記ボルテージレギュレータの出力電圧に基づいて前記第一センストランジスタ及び前記第二センストランジスタのドレイン電圧を決定するカスコード回路と、
    前記出力トランジスタに過電流が流れると、オンしていくことにより、前記出力トランジスタをオフさせていくまたは定電流動作させる第一制御トランジスタ及び第二制御トランジスタと、
    を備えることを特徴とするボルテージレギュレータの過電流保護回路。
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* Cited by examiner, † Cited by third party
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CN110488905A (zh) * 2019-07-17 2019-11-22 南开大学深圳研究院 低压差线性稳压器过载保护电路

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Publication number Priority date Publication date Assignee Title
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