JP2015135627A - ボルテージレギュレータおよび半導体装置 - Google Patents

Abstract

【課題】出力トランジスタのドライバビリティを制限することがなく、出力トランジスタのゲートを保護できるクランプ回路を備えたボルテージレギュレータを提供する
【解決手段】入力端子が出力トランジスタのゲートに接続され、出力端子がクランプ回路の入力に接続されたレベルシフト回路を備え、クランプ回路はレベルシフト回路の出力電圧によって制御される構成とした。
【選択図】図１

Description

本発明は、ボルテージレギュレータの出力トランジスタの保護回路に関する。

従来のボルテージレギュレータについて説明する。図６は、従来のボルテージレギュレータを示す回路図である。
従来のボルテージレギュレータは、誤差増幅回路１０４と、基準電圧回路１０３と、ＮＭＯＳトランジスタ６０２と、抵抗１０５、１０６と、ダイオード６０１と、グラウンド端子１００と、出力端子１０２と、電源端子１０１を備えている。

抵抗１０５、１０６は、出力端子１０２とグラウンド端子１００間に直列に設けられ、出力端子１０２に生ずる出力電圧Ｖｏｕｔを分圧する。抵抗１０５、１０６の接続点に発生する電圧をＶｆｂとすると、誤差増幅回路１０４はＶｆｂが基準電圧回路１０３の電圧Ｖｒｅｆに近づくようにＮＭＯＳトランジスタ６０２のゲート電圧を制御し、出力端子１０２に出力電圧Ｖｏｕｔを出力させる。ダイオード６０１はＮＭＯＳトランジスタ６０２のゲート電圧をクランプし、ＮＭＯＳトランジスタのゲート耐圧を超える電圧が電源端子１０１から入力されても、ＮＭＯＳトランジスタのゲートを破壊から保護する（例えば、特許文献１参照）。

特開２００２−３４３８７４号公報

しかしながら、従来のボルテージレギュレータは、ＮＭＯＳトランジスタ６０２のゲートをダイオード単体でクランプするため、ＮＭＯＳトランジスタ６０２のドライバビリティを制限してしまう、という課題があった。

本発明は、上記課題に鑑みてなされ、出力トランジスタのドライバビリティを制限することがない出力トランジスタのゲートの保護回路を備えたボルテージレギュレータを提供する。

従来の課題を解決するため、本発明のボルテージレギュレータは以下のような構成とした。
電源電圧が入力される電源端子と、基準電圧を出力する基準電圧回路と、出力トランジスタと、出力トランジスタが出力する出力電圧を分圧した分圧電圧と基準電圧の差を増幅して出力し、出力トランジスタのゲートを制御する誤差増幅回路と、出力トランジスタのゲートと電源端子の間に設けられたクランプ回路と、入力端子が出力トランジスタのゲートに接続され、出力端子がクランプ回路の入力端子に接続されたレベルシフト回路と、を備えたボルテージレギュレータ。

本発明のボルテージレギュレータのクランプ回路は、クランプ回路を誤差増幅回路の出力電圧が所定の電圧より低下したときに動作するように構成したので、出力トランジスタのドライバビリティを制限することがなく、出力トランジスタのゲートを保護することができる。

第一の実施形態のボルテージレギュレータの構成を示す回路図である。 第二の実施形態のボルテージレギュレータの構成を示す回路図である。 第三の実施形態のボルテージレギュレータの構成を示す回路図である。 第四の実施形態のボルテージレギュレータの構成を示す回路図である。 第五の実施形態のボルテージレギュレータの構成を示す回路図である。 従来のボルテージレギュレータの構成を示す回路図である。

以下、本発明の実施形態について図面を参照して説明する。
＜第一の実施形態＞
図１は、第一の実施形態のボルテージレギュレータの回路図である。

第一の実施形態のボルテージレギュレータは、誤差増幅回路１０４と、基準電圧回路１０３と、出力トランジスタ１１０、ＰＭＯＳトランジスタ１１２、１１３と、抵抗１０５、１０６と、定電流回路１１１と、グラウンド端子１００と、出力端子１０２と、電源端子１０１を備えている。定電流回路１１１と、ＰＭＯＳトランジスタ１１２でレベルシフト回路１２１を構成している。ＰＭＯＳトランジスタ１１３は、出力トランジスタ１１０のゲートのクランプ回路である。

次に、第一の実施形態のボルテージレギュレータの接続について説明する。
抵抗１０５と抵抗１０６は、直列に出力端子１０２とグラウンド端子１００の間に接続される。誤差増幅回路１０４は、反転入力端子が基準電圧回路１０３の正極に接続され、非反転入力端子が抵抗１０６と１０５の接続点に接続される。出力トランジスタ１１０は、ゲートが誤差増幅回路１０４の出力端子に接続され、ソースが電源端子１０１に接続され、ドレインが出力端子１０２に接続される。ＰＭＯＳトランジスタ１１２は、ゲートが誤差増幅回路１０４の出力端子に接続され、ソースがＰＭＯＳトランジスタ１１３のゲートに接続され、ドレインはグラウンド端子１００に接続される。ＰＭＯＳトランジスタ１１３は、ドレインが誤差増幅回路１０４の出力端子に接続され、ソースが電源端子１０１に接続される。定電流回路１１１は、一方の端子は電源端子１０１に接続され、もう一方の端子はＰＭＯＳトランジスタ１１３のゲートに接続される。

次に、第一の実施形態のボルテージレギュレータの動作について説明する。
電源端子１０１に電源電圧ＶＤＤが入力されると、ボルテージレギュレータは、出力端子１０２から出力電圧Ｖｏｕｔを出力する。抵抗１０６と１０５は、出力電圧Ｖｏｕｔを分圧し、分圧電圧Ｖｆｂを出力する。基準電圧回路１０３は、基準電圧Ｖｒｅｆを出力する。誤差増幅回路１０４は、基準電圧Ｖｒｅｆと分圧電圧Ｖｆｂが等しくなるように、すなわち出力電圧Ｖｏｕｔが一定になるよう出力トランジスタ１１０のゲート電圧を制御する。

出力電圧Ｖｏｕｔが所定電圧よりも高いと、分圧電圧Ｖｆｂが基準電圧Ｖｒｅｆよりも高くなる。従って、誤差増幅回路１０４の出力信号（出力トランジスタ１１０のゲート電圧）が高くなり、出力トランジスタ１１０がオフしていくので出力電圧Ｖｏｕｔは低くなる。また、出力電圧Ｖｏｕｔが所定電圧よりも低いと、上記と逆の動作をして、出力電圧Ｖｏｕｔは高くなる。この様にして、ボルテージレギュレータは出力電圧Ｖｏｕｔが一定になるように動作する。

ＰＭＯＳトランジスタ１１３の閾値をＶｔｈ、レベルシフト回路１２１の入出力電圧差をＶＬＳ、出力トランジスタ１１０のゲート電圧をＶＤＲＶＧ、ＰＭＯＳトランジスタ１１３のゲート電圧をＶＤＲＶＧ＿Ｈとする。レベルシフト回路１２１が動作する条件は、
ＶＤＤ−ＶＤＲＶＧ＿Ｈ＞｜Ｖｔｈ｜・・・（１）
と表される。また、電圧ＶＤＲＶＧ＿Ｈは、
ＶＤＲＶＧ＿Ｈ＝ＶＤＲＶＧ＋ＶＬＳ・・・（２）
と表される。式（１）、（２）より、
ＶＤＲＶＧ＜ＶＤＤ−｜Ｖｔｈ｜−ＶＬＳ・・・（３）
となる。以上から、ＰＭＯＳトランジスタ１１３は、電圧ＶＤＲＶＧが電源電圧ＶＤＤから降下していきＶＤＤ−｜Ｖｔｈ｜−ＶＬＳより小さくなったところで電流を流し始め、クランプ動作を開始する。ＰＭＯＳトランジスタ１１３がクランプ動作を開始する電圧ＶＤＲＶＧをクランプレベルと称する。クランプレベルを出力トランジスタ１１０のゲート耐圧付近の電圧にすることで、出力トランジスタ１１０のゲートを破壊することなく、ゲートソース間電圧を大きくすることができるため、ドライバビリティの大きい領域で動作させることが可能となる。このようにしてドライバビリティが大きくなるため、出力電流を大きくしても出力電圧Ｖｏｕｔのドロップアウト電圧を小さくすることができる。

また、電圧ＶＤＲＶＧ＿ＨがＰＭＯＳトランジスタ１１３の閾値を超えると、ＰＭＯＳトランジスタ１１３は急激に電流を増加させることが可能になる。そのため、ＰＭＯＳトランジスタ１１３は、出力トランジスタ１１０のゲートに通常より大きな電流を流して制御するブースト回路を備えた場合でも、電圧ＶＤＲＶＧを所望のクランプレベルに制御することができる。

ＰＭＯＳトランジスタ１１２の閾値をＰＭＯＳトランジスタ１１３の閾値Ｖｔｈと同じにすると、ＶＬＳ＝｜Ｖｔｈ｜となり、式（３）は、
ＶＤＲＶＧ＜ＶＤＤ−２×｜Ｖｔｈ｜・・・（４）
となる。式（４）から、ＰＭＯＳトランジスタ１１３は、電圧ＶＤＲＶＧが電源電圧ＶＤＤから降下していきＶＤＤ−２×｜Ｖｔｈ｜より小さくなったところで電流を流し始め、クランプ動作を開始する。クランプレベルを出力トランジスタ１１０のゲート耐圧付近まで大きくすることで出力トランジスタ１１０のゲートを破壊することなく、ゲートソース間電圧を大きくすることができるため、ドライバビリティの大きい領域で動作させることが可能となる。このようにしてドライバビリティが大きくなるため、出力電流を大きくしても出力電圧Ｖｏｕｔのドロップアウト電圧を小さくすることができる。

なお、ＰＭＯＳトランジスタ１１３と出力トランジスタ１１０に同じ種類のトランジスタを用いれば閾値ばらつきの影響を受けづらく、出力トランジスタ１１０のドライバビリティがばらつきにくくなる。また、ＰＭＯＳトランジスタ１１２とＰＭＯＳトランジスタ１１３は同じ閾値として説明したが、この構成に限らず異なる閾値のトランジスタを用いてもよい。さらに、ボルテージレギュレータに用いる例として説明したが、ボルテージレギュレータに限らず演算増幅回路などの出力トランジスタを用いる構成の回路であればどのような構成の回路でも用いることができる。

以上説明したように、第一の実施形態のボルテージレギュレータは、レベルシフト回路１２１の出力でクランプ回路を制御することで、出力トランジスタ１１０のドライバビリティを制限することなく、ゲートを保護することができる。

＜第二の実施形態＞
図２は、第二の実施形態のボルテージレギュレータの回路図である。図１との違いは、ＰＭＯＳトランジスタ１１２のソースとＰＭＯＳトランジスタ１１３のゲートの間にダイオード接続したインピーダンス素子であるＰＭＯＳトランジスタ２０１〜２０ｎをｎ個接続した点である。他は図１と同様である。

第二の実施形態のボルテージレギュレータの動作について説明する。通常時の動作は第一の実施形態と同様である。
ダイオード接続したＰＭＯＳトランジスタの閾値をＰＭＯＳトランジスタ１１２の閾値と同様にＶｔｈとすると、ＶＬＳ＝｜Ｖｔｈ｜＋ｎ×｜Ｖｔｈ｜＝（ｎ＋１）×｜Ｖｔｈ｜となり、式（３）は、
ＶＤＲＶＧ＜ＶＤＤ−（ｎ＋２）×｜Ｖｔｈ｜・・・（５）
となる。式（５）から、ＰＭＯＳトランジスタ１１３は、電圧ＶＤＲＶＧが電源電圧ＶＤＤから降下していきＶＤＤ−（ｎ＋２）×｜Ｖｔｈ｜より小さくなったところで電流を流し始め、クランプ動作を開始する。
このようにレベルシフト回路１２１を構成することで、クランプレベルはダイオード接続したＰＭＯＳトランジスタの数を変更することによって簡単に調整することができる。

以上説明したように、第二の実施形態のボルテージレギュレータは、レベルシフト回路１２１の出力でクランプ回路を制御することで、出力トランジスタ１１０のドライバビリティを制限することなく、ゲートを保護することができる。また、ダイオード接続したＰＭＯＳトランジスタ２０ｎの数を変更することによって、簡単にクランプレベルを調整することができる。

＜第三の実施形態＞
図３は、第二の実施形態のボルテージレギュレータの回路図である。図１との違いは、ＰＭＯＳトランジスタ１１２のソースとＰＭＯＳトランジスタ１１３のゲートの間にインピーダンス素子である抵抗３０１を接続した点である。他は図１と同様である。

第三の実施形態のボルテージレギュレータの動作について説明する。通常時の動作は第一の実施形態と同様である。
抵抗３０１の抵抗値Ｒ１とすると式（３）は、定電流回路１１１の電流をＩ１とすると、
ＶＤＲＶＧ＜ＶＤＤ−２×｜Ｖｔｈ｜−Ｉ１×Ｒ１・・・（６）
となる。式（６）から、ＰＭＯＳトランジスタ１１３は、電圧ＶＤＲＶＧが電源電圧ＶＤＤから降下していきＶＤＤ−｜Ｖｔｈ｜−Ｉ１×Ｒ１より小さくなったところで電流を流し始め、クランプ動作を開始する。
このように構成すると、クランプレベルは抵抗３０１の抵抗値Ｒ１を変更することによって簡単に調整することができる。

以上説明したように、第三の実施形態のボルテージレギュレータは、レベルシフト回路１２１の出力でクランプ回路を制御することで、出力トランジスタ１１０のドライバビリティを制限することなく、ゲートを保護して破壊することを防止することができる。また、抵抗３０１の抵抗値を変更することによって簡単にクランプレベルを調整することができる。

＜第四の実施形態＞
図４は、第四の実施形態のボルテージレギュレータの回路図である。図１との違いは、ＰＭＯＳトランジスタ１１２のソースとＰＭＯＳトランジスタ１１３のゲートの間に、それぞれのソースに定電流回路４１１〜４１ｎを接続したＰＭＯＳトランジスタ４０１〜４０ｎを設けた点である。他は図１と同様である。

第四の実施形態のボルテージレギュレータの動作について説明する。通常時の動作は第一の実施形態と同様である。
ＰＭＯＳトランジスタ４０１〜４０ｎの閾値をＰＭＯＳトランジスタ１１２の閾値と同様にＶｔｈとすると、ＶＬＳ＝｜Ｖｔｈ｜＋ｎ×｜Ｖｔｈ｜＝（ｎ＋１）×｜Ｖｔｈ｜となり、式（３）は、
ＶＤＲＶＧ＜ＶＤＤ−（ｎ＋２）×｜Ｖｔｈ｜・・・（７）
となる。式（７）から、ＰＭＯＳトランジスタ１１３は、電圧ＶＤＲＶＧが電源電圧ＶＤＤから降下していきＶＤＤ−（ｎ＋２）×｜Ｖｔｈ｜より小さくなったところで電流を流し始め、クランプ動作を開始する。このように構成すると、クランプレベルはＰＭＯＳトランジスタ４０ｎの数を変更することによって簡単に調整することができる。

なお、ＰＭＯＳトランジスタ１１２とＰＭＯＳトランジスタ４０１から４０ｎは同じ閾値として説明したが、この構成に限らず異なる閾値のトランジスタを用いてもよい。さらに、ボルテージレギュレータに用いる例として説明したが、ボルテージレギュレータに限らず演算増幅回路などの出力トランジスタを用いる構成の回路であればどのような構成の回路でも用いることができる。

以上説明したように、第四の実施形態のボルテージレギュレータは、レベルシフト回路１２１の出力でクランプ回路を制御することで、出力トランジスタ１１０のドライバビリティを制限することなく、ゲートを保護して破壊することを防止することができる。また、ＰＭＯＳトランジスタ４０１から４０ｎの数を変更することによって簡単にクランプレベルを調整することができる。

＜第五の実施形態＞
図５は、第五の実施形態のボルテージレギュレータの回路図である。図１との違いは、ＰＭＯＳトランジスタ１１２と定電流回路１１１を削除し、ダイオード接続したｎ個のＰＭＯＳトランジスタ５０１〜５０ｎを用いた点である。

第五の実施形態のボルテージレギュレータの接続について説明する。ＰＭＯＳトランジスタ５０１から５０ｎは、ゲートとドレインが接続された状態で直列に接続される。ＰＭＯＳトランジスタ５０１は、ゲートおよびドレインが出力トランジスタ１１０のゲートに接続され、ソースがＰＭＯＳトランジスタ５０２のゲートおよびドレインに接続される。直列に接続されたｎ番目のＰＭＯＳトランジスタ５０ｎは、ゲートおよびドレインがＰＭＯＳトランジスタ１１３のゲートに接続され、ソースが電源端子１０１に接続される。他は図１と同様である。

第五の実施形態のボルテージレギュレータの動作について説明する。通常時の動作は第一の実施形態と同様である。
ＰＭＯＳトランジスタ５０１から５０ｎの閾値をＰＭＯＳトランジスタ１１３の閾値と同様にＶｔｈとすると、ＶＬＳ＝（ｎ−１）×｜Ｖｔｈ｜となり、式（３）は、
ＶＤＲＶＧ＜ＶＤＤ−ｎ×｜Ｖｔｈ｜・・・（８）
となる。式（８）から、ＰＭＯＳトランジスタ１１３は、電圧ＶＤＲＶＧが電源電圧ＶＤＤから降下していきＶＤＤ−ｎ×｜Ｖｔｈ｜より小さくなったところで電流を流し始め、クランプ動作を開始する。このように構成すると、クランプレベルはＰＭＯＳトランジスタ５０１から５０ｎの数を変更することによって簡単に調整することができる。

なお、ＰＭＯＳトランジスタ１１２とＰＭＯＳトランジスタ４０１〜４０ｎは同じ閾値として説明したが、この構成に限らず異なる閾値のトランジスタを用いてもよい。さらに、ボルテージレギュレータに用いる例として説明したが、ボルテージレギュレータに限らず演算増幅回路などの出力トランジスタを用いる構成の回路であればどのような構成の回路でも用いることができる。

以上説明したように、第五の実施形態のボルテージレギュレータは、レベルシフト回路１２１の出力でクランプ回路を制御することで、出力トランジスタ１１０のドライバビリティを制限することなく、ゲートを保護して破壊することを防止することができる。また、ＰＭＯＳトランジスタ５０１〜５０ｎの数を変更することによって簡単にクランプレベルを調整することができる。

１００ グラウンド端子
１０１ 電源端子
１０２ 出力端子
１０３ 基準電圧回路
１０４ 誤差増幅回路
１１１、４０１、４０ｎ 定電流回路
１２１ レベルシフト回路

Claims (12)

1. 電源電圧が入力される電源端子と、
   基準電圧を出力する基準電圧回路と、
   出力トランジスタと、
   前記出力トランジスタが出力する出力電圧を分圧した分圧電圧と前記基準電圧の差を増幅して出力し、前記出力トランジスタのゲートを制御する誤差増幅回路と、を備えたボルテージレギュレータであって、
   前記出力トランジスタのゲートと前記電源端子の間に設けられたクランプ回路と、
   入力端子が前記出力トランジスタのゲートに接続され、出力端子が前記クランプ回路の入力端子に接続されたレベルシフト回路と、
   を備えることを特徴とするボルテージレギュレータ。
2. 前記レベルシフト回路は、
   一方の端子が前記電源端子に接続された定電流回路と、
   ゲートが前記レベルシフト回路の入力端子に接続され、ソースが前記定電流回路の他方の端子と前記レベルシフト回路の出力端子に接続され、ドレインが接地端子に接続された第一のトランジスタと、
   を備えることを特徴とする請求項１に記載のボルテージレギュレータ。
3. 前記レベルシフト回路は、さらに
   前記定電流回路と前記第一のトランジスタの間にインピーダンス素子を備えることを特徴とする請求項２に記載のボルテージレギュレータ。
4. 前記インピーダンス素子は、抵抗またはダイオード接続されたトランジスタで構成されることを特徴とする請求項３に記載のボルテージレギュレータ。
5. 前記レベルシフト回路は、
   前記出力トランジスタのゲートと前記電源端子の間に直列に接続された、ゲートとドレインが接続されたｎ個（ｎは２以上の整数）のトランジスタで構成され、
   第一のトランジスタのゲートとドレインが前記レベルシフト回路の入力端子に接続され、
   ソースが前記電源端子に接続された第ｎのトランジスタのゲートとドレインが前記レベルシフト回路の出力端子に接続された、
   ことを特徴とする請求項１に記載のボルテージレギュレータ。
6. 前記レベルシフト回路は、
   一方の端子が前記電源端子に接続された第一の定電流回路と、
   ゲートが前記レベルシフト回路の入力端子に接続され、ソースが前記第一の定電流回路の他方の端子に接続され、ドレインが接地端子に接続された第一のトランジスタと、
   一方の端子が前記電源端子に接続された第二の定電流回路と、
   ゲートが前記第一のトランジスタのソースに接続され、ソースが前記第二の定電流回路の他方の端子に接続された第二のトランジスタと、
   一方の端子が前記電源端子に接続された第ｎ（ｎは２以上の整数）の定電流回路と、
   ゲートが第ｎ−１のトランジスタのソースに接続され、ソースが前記第ｎの定電流回路の他方の端子と前記レベルシフト回路の出力端子に接続された第ｎのトランジスタと、
   を備えることを特徴とする請求項１に記載のボルテージレギュレータ。
7. 演算増幅回路と、
   ゲートが前記演算増幅回路の出力に接続された出力トランジスタと、
   前記出力トランジスタのゲートに設けられたクランプ回路と、
   入力端子が前記出力トランジスタのゲートに接続され、出力端子が前記クランプ回路の入力端子に接続されたレベルシフト回路と、
   を備えることを特徴とする半導体装置。
8. 前記レベルシフト回路は、
   定電流回路と、
   ゲートが前記レベルシフト回路の入力端子に接続され、ソースが前記定電流回路と前記レベルシフト回路の出力端子に接続された第一のトランジスタと、
   を備えることを特徴とする請求項７に記載の半導体装置。
9. 前記レベルシフト回路は、さらに
   前記定電流回路と前記第一のトランジスタの間にインピーダンス素子を備えることを特徴とする請求項８に記載の半導体装置。
10. 前記インピーダンス素子は、抵抗またはダイオード接続された第二のトランジスタで構成されることを特徴とする請求項９に記載の半導体装置。
11. 前記レベルシフト回路は、
    前記出力トランジスタのゲートと電源端子の間に直列に接続された、ゲートとドレインが接続されたｎ個（ｎは２以上の整数）のトランジスタで構成され、
    第一のトランジスタのゲートとドレインが前記レベルシフト回路の入力端子に接続され、
    ソースが前記電源端子に接続された第ｎのトランジスタのゲートとドレインが前記レベルシフト回路の出力端子に接続された、
    ことを特徴とする請求項７に記載の半導体装置。
12. 前記レベルシフト回路は、
    一方の端子が電源端子に接続された第一の定電流回路と、
    ゲートが前記レベルシフト回路の入力端子に接続され、ソースが前記第一の定電流回路の他方の端子に接続され、ドレインが接地端子に接続された第一のトランジスタと、
    一方の端子が前記電源端子に接続された第二の定電流回路と、
    ゲートが前記第一のトランジスタのソースに接続され、ソースが前記第二の定電流回路の他方の端子に接続された第二のトランジスタと、
    一方の端子が前記電源端子に接続された第ｎ（ｎは２以上の整数）の定電流回路と、
    ゲートが第ｎ−１のトランジスタのソースに接続され、ソースが前記第ｎの定電流回路の他方の端子と前記レベルシフト回路の出力端子に接続された第ｎのトランジスタと、
    を備えることを特徴とする請求項７に記載の半導体装置。

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