JPS62233927A - ４値２値変換回路 - Google Patents
４値２値変換回路Info
- Publication number
- JPS62233927A JPS62233927A JP61077602A JP7760286A JPS62233927A JP S62233927 A JPS62233927 A JP S62233927A JP 61077602 A JP61077602 A JP 61077602A JP 7760286 A JP7760286 A JP 7760286A JP S62233927 A JPS62233927 A JP S62233927A
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- JP
- Japan
- Prior art keywords
- value
- circuit
- logical value
- logic
- logical
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
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- NPOJQCVWMSKXDN-UHFFFAOYSA-N Dacthal Chemical compound COC(=O)C1=C(Cl)C(Cl)=C(C(=O)OC)C(Cl)=C1Cl NPOJQCVWMSKXDN-UHFFFAOYSA-N 0.000 title abstract 9
- 230000008054 signal transmission Effects 0.000 abstract description 2
- 238000006243 chemical reaction Methods 0.000 description 5
- 238000010586 diagram Methods 0.000 description 4
- 230000000694 effects Effects 0.000 description 2
- 230000005540 biological transmission Effects 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 238000000034 method Methods 0.000 description 1
- 239000004065 semiconductor Substances 0.000 description 1
Landscapes
- Logic Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は多値論理回路のうち特に４値論ヲ信号を２値論
理信号に変換する４値２値変換回路に関する。
理信号に変換する４値２値変換回路に関する。
半導体論理集積回路において、集積度が増すにつれてそ
の配線に要する面積のチップ全体に占める割合は増加す
る。従来よりこの配線領域を減らす手段として多層配線
技術が開発さｈて実用化されている。
の配線に要する面積のチップ全体に占める割合は増加す
る。従来よりこの配線領域を減らす手段として多層配線
技術が開発さｈて実用化されている。
上述した従来の多層配線技術では、配線ネット数は依然
として増加する欠点がある。
として増加する欠点がある。
そこでチップ内の信号の伝送を４値で行なうことにより
配線数そのものを半減させる方式が提案されている。
配線数そのものを半減させる方式が提案されている。
本発明の目的は、このチップ内４値係号伝送方式を実現
するための回路の１つであシ、４値論理イｇ号を２値論
理信号に変換する４仙２値変換回路を提供することにあ
る。
するための回路の１つであシ、４値論理イｇ号を２値論
理信号に変換する４仙２値変換回路を提供することにあ
る。
本発明の４１直２値変換回路は、電源電圧範囲を４つの
電圧範囲に分割しその分割された電圧か、囲に低電圧側
から論理値０． １． ２． ３を割り当てる４値論理
信号を入力信号とする論理回路において、論理値Ｏおよ
び論理値１と、詑１理値２および論理値３とを判定して
２値信号で出力する笛１の判定回路と、論理値３に一論
理値２に、論理値２を論理値ＨＣ変換する論理値減算回
路と、論理値Ｏを論理値１に、論理値１を論理値２に変
換する論理値加算回路とを備え、庄（配４値入力伯号が
前記第１の判定回路と前記論理値減算回路および前記論
理値加算回路に入力され、該第１の判定回路の出力結果
を第１の出力信号となし、更に該第１の判定回路の判定
結果が（論理値Ｏまたは論理値ｌ）のときには前記論理
値加算回路の出力信号を第２の判定回路に通して得られ
る信号を選択し、判定結果が（論理値２または論理値３
）のときには前記論理値減算回路の出力信号を前記第２
の判定回路を通して得られる信号を選択して第２の出力
信号としている。
電圧範囲に分割しその分割された電圧か、囲に低電圧側
から論理値０． １． ２． ３を割り当てる４値論理
信号を入力信号とする論理回路において、論理値Ｏおよ
び論理値１と、詑１理値２および論理値３とを判定して
２値信号で出力する笛１の判定回路と、論理値３に一論
理値２に、論理値２を論理値ＨＣ変換する論理値減算回
路と、論理値Ｏを論理値１に、論理値１を論理値２に変
換する論理値加算回路とを備え、庄（配４値入力伯号が
前記第１の判定回路と前記論理値減算回路および前記論
理値加算回路に入力され、該第１の判定回路の出力結果
を第１の出力信号となし、更に該第１の判定回路の判定
結果が（論理値Ｏまたは論理値ｌ）のときには前記論理
値加算回路の出力信号を第２の判定回路に通して得られ
る信号を選択し、判定結果が（論理値２または論理値３
）のときには前記論理値減算回路の出力信号を前記第２
の判定回路を通して得られる信号を選択して第２の出力
信号としている。
次に本発明について図面を参照して説明する。
第１図は本発明の一実施例を示すブロック図である。
４値入力信号は入力端子１０に入力され、その信号は判
定回路１１．論理値加算回路１２．論理値減算回路１３
の入力信号となる。判定回路１１゜工５け４値入力信号
が論理値０または論理値１の時には２値論理信号（０，
１）の論理値Ｏを出力し、４値入力信号が論理値２″！
ｌたは論理値３の時には２値論匪値１を出力する。論理
値加算回路１２は４値入力信号が論理値Ｏの時には４値
論理値１を出力し、４値入力信号が論理値１の時には４
値論理値２を出力する。論理値減算回路１３は４値入力
信号が論理値３．論理値２の時にはそれぞれ４値論理値
２．４値論理値１を出力する。選択回路１４は判定回路
１１の出力が２値論理値０の時は論理値加算回路１２か
らの信号を出力し、判定回路１１の出力が２値論理値１
の時は論理値減算回路１３からの信号を出力するスイッ
チである。
定回路１１．論理値加算回路１２．論理値減算回路１３
の入力信号となる。判定回路１１゜工５け４値入力信号
が論理値０または論理値１の時には２値論理信号（０，
１）の論理値Ｏを出力し、４値入力信号が論理値２″！
ｌたは論理値３の時には２値論匪値１を出力する。論理
値加算回路１２は４値入力信号が論理値Ｏの時には４値
論理値１を出力し、４値入力信号が論理値１の時には４
値論理値２を出力する。論理値減算回路１３は４値入力
信号が論理値３．論理値２の時にはそれぞれ４値論理値
２．４値論理値１を出力する。選択回路１４は判定回路
１１の出力が２値論理値０の時は論理値加算回路１２か
らの信号を出力し、判定回路１１の出力が２値論理値１
の時は論理値減算回路１３からの信号を出力するスイッ
チである。
次に動作原理につき詳細に説明する。
（１）４Ｍ入力信号が論理値０のときは、判定回路１１
は２値論理値０を出力する。論理値加算回路１２は４値
論理値１を出力する。よって選択回路１４の出力は４値
論理値工となり、判定回路１５の出力け２値論理値０と
なる。
は２値論理値０を出力する。論理値加算回路１２は４値
論理値１を出力する。よって選択回路１４の出力は４値
論理値工となり、判定回路１５の出力け２値論理値０と
なる。
つまシ、出力端子１６および１７に現わする２値出力信
号ＡおよびＢはともに論理値０となる。
号ＡおよびＢはともに論理値０となる。
（２）４値入力信号が論理値１のときは、判定回路１１
は２値論ヲ値０を出力する６論理値加算回路１２は４値
論理値２を出力する。よって選択回路１４の出力は４値
論理値２となり、判定回路１５は２値論理値１を出力す
る。つまり、前記２値出力信号ＡおよびＢはそれぞれ論
理値１および論理値Ｏとなる。
は２値論ヲ値０を出力する６論理値加算回路１２は４値
論理値２を出力する。よって選択回路１４の出力は４値
論理値２となり、判定回路１５は２値論理値１を出力す
る。つまり、前記２値出力信号ＡおよびＢはそれぞれ論
理値１および論理値Ｏとなる。
（３）４値入力信号が論理値２のときは、判定回路１１
Ｆｉ２値論理値１を出力する。論理値減算回路１３は４
値論理値１を出力する。よって選択回路１４の出力は４
値論理値１となり、判定回路１５は２値論理値Ｏを出力
するから前記２値出力信号ＡおよびＢはそれぞれ論理値
Ｏおよび論理値１となる。
Ｆｉ２値論理値１を出力する。論理値減算回路１３は４
値論理値１を出力する。よって選択回路１４の出力は４
値論理値１となり、判定回路１５は２値論理値Ｏを出力
するから前記２値出力信号ＡおよびＢはそれぞれ論理値
Ｏおよび論理値１となる。
（４）４値入力信号が論理値３のときけ、判定回路１１
は２値論理値１を出力する。論理値減算回路１３は４値
論理値２を出力する。よって選択回路１４の出力は４値
論理値２となり、判定回路１５は２値論理値１を出力す
るから前記２値出力信号ＡおよびＢはともに論理値１と
なる。
は２値論理値１を出力する。論理値減算回路１３は４値
論理値２を出力する。よって選択回路１４の出力は４値
論理値２となり、判定回路１５は２値論理値１を出力す
るから前記２値出力信号ＡおよびＢはともに論理値１と
なる。
以上（１）〜（４）より表１に示す真理値表が得られ、
４値入力信号が２値出力に変換される。
４値入力信号が２値出力に変換される。
表１
４値信号と２値信号との対応は本実施例によって制限さ
れないので表１で示されるもの以外の対応も本発明によ
シ実現できることは明らかである。
れないので表１で示されるもの以外の対応も本発明によ
シ実現できることは明らかである。
また選択回路１４の前段で論理値加算回路１２および論
理値減算回路１３の後段に判定回路を設けても同様の動
作となることは明らかである。
理値減算回路１３の後段に判定回路を設けても同様の動
作となることは明らかである。
第２図Ｆｉ第１図における４値２値変換回路をＣＭ Ｏ
Ｓ回路で実現した一例を示す回路図である。
Ｓ回路で実現した一例を示す回路図である。
判定回路２１はＣＭＯＳインバータ２段から成る。
論理値減算回路２３はＮＭＯ８ソースフォロアによるレ
ベルシフト回路、論理値加算回路２２はＰＭＯＳノース
フォロアによるレベルシフト回路で実現している。選択
回路２４はＣＭＯＳトランスファゲートによるスイッチ
、判定回路２５け選択回路２４の前段、後段にＣＭＯＳ
インバータを挿入することで実現している。
ベルシフト回路、論理値加算回路２２はＰＭＯＳノース
フォロアによるレベルシフト回路で実現している。選択
回路２４はＣＭＯＳトランスファゲートによるスイッチ
、判定回路２５け選択回路２４の前段、後段にＣＭＯＳ
インバータを挿入することで実現している。
以上説明したように本発明は、４値論理係号を２値論理
信号に変換する回路を比較的容易に提供でき、これを９
／４積回路内に適用してチップ内信号伝送を４ ｆｌｉ
論理信号で行なわせることにょシ、チップ内配線数を減
少させチップ全体に占める配り領域が著しく減少するの
で、チップ面積の縮小化ができる効果がある。
信号に変換する回路を比較的容易に提供でき、これを９
／４積回路内に適用してチップ内信号伝送を４ ｆｌｉ
論理信号で行なわせることにょシ、チップ内配線数を減
少させチップ全体に占める配り領域が著しく減少するの
で、チップ面積の縮小化ができる効果がある。
第１図は本発明の一実施例を示すブロック図。
第２図は第１図における４値２値ｆ換回路を０Ｍ０８回
路で実現した一例を示す回路図である。 １０．２０・・・・・・４値信号入力端子、１１．１５
゜２１．２５・・・・・・判定回路、１２．２２・旧・
・論理値加算回路、１３．２３・・・・・・論理値減算
回路、１４゜２４・・・・・・選択回路、１６．１７．
２６．２７・・・・・・２値信号出力端子。 、−−−＼− 代理人 弁理士 内 原 曽 −ノ′ 卒 １ 図
路で実現した一例を示す回路図である。 １０．２０・・・・・・４値信号入力端子、１１．１５
゜２１．２５・・・・・・判定回路、１２．２２・旧・
・論理値加算回路、１３．２３・・・・・・論理値減算
回路、１４゜２４・・・・・・選択回路、１６．１７．
２６．２７・・・・・・２値信号出力端子。 、−−−＼− 代理人 弁理士 内 原 曽 −ノ′ 卒 １ 図
Claims (1)
- 電源電圧範囲を４つの電圧範囲に分割しその分割された
各電圧範囲に低電圧側から論理値０．１、２．３を割り
当てる４値論理信号を入力信号とする論理回路において
、論理値０および論理値１と、論理値２および論理値３
とを判定して２値信号で出力する第１の判定回路と、論
理値３を論理値２に変換し論理値２を論理値１に変換す
る論理値減算回路と、論理値０を論理値１に変換し論理
値１を論理値２に変換する論理値加算回路とを備え、前
記４値入力信号が前記第１の判定回路と前記論理値減算
回路および前記論理値加算回路に入力され、該第１の判
定回路の出力結果を第１の出力信号となし、更に該第１
の判定回路の判定結果が（論理値０または論理値１）の
ときには前記論理値加算回路の出力信号を第２の判定回
路に通して得られる信号を選択し、判定結果が（論理値
２または論理値３）のときには前記論理値減算回路の出
力信号を前記第２の判定回路に通して得られる信号を選
択して第２の出力信号となすことを特徴とする４値２値
変換回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61077602A JPS62233927A (ja) | 1986-04-03 | 1986-04-03 | ４値２値変換回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61077602A JPS62233927A (ja) | 1986-04-03 | 1986-04-03 | ４値２値変換回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62233927A true JPS62233927A (ja) | 1987-10-14 |
| JPH0547130B2 JPH0547130B2 (ja) | 1993-07-15 |
Family
ID=13638486
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61077602A Granted JPS62233927A (ja) | 1986-04-03 | 1986-04-03 | ４値２値変換回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62233927A (ja) |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03117917A (ja) * | 1989-09-29 | 1991-05-20 | Nec Kansai Ltd | 論理集積回路 |
| CN104320127A (zh) * | 2014-11-14 | 2015-01-28 | 浙江工商大学 | 一种qc转换为bc13的cmos电路单元 |
| CN104320126A (zh) * | 2014-11-14 | 2015-01-28 | 浙江工商大学 | Qc变换bc21的电路单元 |
| CN104320128A (zh) * | 2014-11-14 | 2015-01-28 | 浙江工商大学 | 一种基于cmos的qbc23电路 |
| CN104333370A (zh) * | 2014-11-14 | 2015-02-04 | 浙江工商大学 | 基于四二值时钟的qbc20电路 |
| CN104579310A (zh) * | 2014-11-14 | 2015-04-29 | 浙江工商大学 | 基于cmos的qb32模块电路单元 |
| JP2015135627A (ja) * | 2014-01-17 | 2015-07-27 | セイコーインスツル株式会社 | ボルテージレギュレータおよび半導体装置 |
-
1986
- 1986-04-03 JP JP61077602A patent/JPS62233927A/ja active Granted
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03117917A (ja) * | 1989-09-29 | 1991-05-20 | Nec Kansai Ltd | 論理集積回路 |
| JP2818449B2 (ja) * | 1989-09-29 | 1998-10-30 | 関西日本電気株式会社 | 論理集積回路 |
| JP2015135627A (ja) * | 2014-01-17 | 2015-07-27 | セイコーインスツル株式会社 | ボルテージレギュレータおよび半導体装置 |
| CN104320127A (zh) * | 2014-11-14 | 2015-01-28 | 浙江工商大学 | 一种qc转换为bc13的cmos电路单元 |
| CN104320126A (zh) * | 2014-11-14 | 2015-01-28 | 浙江工商大学 | Qc变换bc21的电路单元 |
| CN104320128A (zh) * | 2014-11-14 | 2015-01-28 | 浙江工商大学 | 一种基于cmos的qbc23电路 |
| CN104333370A (zh) * | 2014-11-14 | 2015-02-04 | 浙江工商大学 | 基于四二值时钟的qbc20电路 |
| CN104579310A (zh) * | 2014-11-14 | 2015-04-29 | 浙江工商大学 | 基于cmos的qb32模块电路单元 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0547130B2 (ja) | 1993-07-15 |
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