JPS60253315A - 可変遅延回路 - Google Patents
可変遅延回路Info
- Publication number
- JPS60253315A JPS60253315A JP59110156A JP11015684A JPS60253315A JP S60253315 A JPS60253315 A JP S60253315A JP 59110156 A JP59110156 A JP 59110156A JP 11015684 A JP11015684 A JP 11015684A JP S60253315 A JPS60253315 A JP S60253315A
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- JP
- Japan
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- circuit
- circuits
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- delay
- bits
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（技術分野）
本発明は、ディジタル信号処理等で用いられる遅延ビッ
ト数が可変の遅延回路、特に半導体集積回路化に適した
可変遅延回路に関するものである。
ト数が可変の遅延回路、特に半導体集積回路化に適した
可変遅延回路に関するものである。
（従来技術）
第１図は、従来の０から１５ビツトまで１ビツト毎に遅
延と、ト数を変化することができる１ビット数可変遅延
回路の一例のブロック図中ある。
延と、ト数を変化することができる１ビット数可変遅延
回路の一例のブロック図中ある。
８ビツト、４ピツト、２ビツト及び１ビツトのシフトレ
ジスタ回路３，４．５及び６が順次縦続的に配され、こ
れ等シフトレジスタ回路３，４゜５及び６の各入力側及
び出力側の何れかが選択回路７，８．９及び１０にてそ
れぞれ制御信号１２゜１３．１４及び１５にて制御され
て各その後段のシフトレジスタ回路４．５の入力側及び
出力端子２Ｖｃそれぞれ接続される。
ジスタ回路３，４．５及び６が順次縦続的に配され、こ
れ等シフトレジスタ回路３，４゜５及び６の各入力側及
び出力側の何れかが選択回路７，８．９及び１０にてそ
れぞれ制御信号１２゜１３．１４及び１５にて制御され
て各その後段のシフトレジスタ回路４．５の入力側及び
出力端子２Ｖｃそれぞれ接続される。
初段のシフトレジスタ回路３の入力側は入力端子１とさ
れ、各シフトレジスタ回路３．４，５゜６はクロ、り入
力端子１１からのクロ、りによシ同時に制御される。例
えば制御信号１２，１３゜１４．１５によシ選択回路７
〜１０がすべてバイパス側、すなわち入力側全選択して
いるとき、入力端子１に印加された信号はすべてのシフ
トレジスタ回路３〜６をバイパスして出力端子２ｖｃｈ
らわれるため、遅延ビット数はゼロとなる。又選択回路
７〜１０がすべてシフトレジスタ回路の入力側を選択し
ているとき、入力端子１に印加された信号は、すべての
シフトレジスタ回路３〜６全通るため、合計１５ビツト
遅延して出力端子２にあられれる。制御信号１２，１３
，１４．１５を適当に組合わせる事により第１図の回路
は０ビ、トから１５ビツトまで遅延ピット数を変える事
ができる。
れ、各シフトレジスタ回路３．４，５゜６はクロ、り入
力端子１１からのクロ、りによシ同時に制御される。例
えば制御信号１２，１３゜１４．１５によシ選択回路７
〜１０がすべてバイパス側、すなわち入力側全選択して
いるとき、入力端子１に印加された信号はすべてのシフ
トレジスタ回路３〜６をバイパスして出力端子２ｖｃｈ
らわれるため、遅延ビット数はゼロとなる。又選択回路
７〜１０がすべてシフトレジスタ回路の入力側を選択し
ているとき、入力端子１に印加された信号は、すべての
シフトレジスタ回路３〜６全通るため、合計１５ビツト
遅延して出力端子２にあられれる。制御信号１２，１３
，１４．１５を適当に組合わせる事により第１図の回路
は０ビ、トから１５ビツトまで遅延ピット数を変える事
ができる。
第２図は従来の可変遅延回路の他の例を示すブロック図
である。この回路は、２ビツトから１７ピツトまで１ビ
ツト毎に遅延ビット数を変化させることができ、第１図
と対応する部分に同一符号を付けて示す。この従来例で
は、シフトレジスタ回路３’ 、４’ 、５’及び６′
と、これら各々に対し、それぞれ０．５ビツトのシフト
レジスタ回路１６゜１７．１８及び１９がそれぞれ設け
られ、それ等対応するシフトレジスタ回路の入力側は互
に接続される。選択回路７，８．９及び１０はそれぞれ
シフトレジスタ回路３’、１６．４’ 、１７，５’１
８及び６’、１９の各出力側を選択するようにされる。
である。この回路は、２ビツトから１７ピツトまで１ビ
ツト毎に遅延ビット数を変化させることができ、第１図
と対応する部分に同一符号を付けて示す。この従来例で
は、シフトレジスタ回路３’ 、４’ 、５’及び６′
と、これら各々に対し、それぞれ０．５ビツトのシフト
レジスタ回路１６゜１７．１８及び１９がそれぞれ設け
られ、それ等対応するシフトレジスタ回路の入力側は互
に接続される。選択回路７，８．９及び１０はそれぞれ
シフトレジスタ回路３’、１６．４’ 、１７，５’１
８及び６’、１９の各出力側を選択するようにされる。
シフトレジスタ回路１６〜１９もクロ。
り入力端子１１のクロ、りｋて制御される。シフトレジ
スタ回路３’ 、４’ 、５’ 、６’はそれぞれ８．
５ビツト、４．５ビツト、２．５ビツト、１．５ビツト
とされる。
スタ回路３’ 、４’ 、５’ 、６’はそれぞれ８．
５ビツト、４．５ビツト、２．５ビツト、１．５ビツト
とされる。
シフトレジスタ回路３’、１６、選択回路７は基本構成
回路をなし、同時にシフトレジスタ回路４’、１７．選
択回路８、又、シフトレジスタ回路５’、１８、選択回
路９、更にシフトレジスタ回路６’、１９、選択回路１
０もそれぞれ基本構成回路であり、これ等基本構成回路
が縦続接続されたものとなっている。
回路をなし、同時にシフトレジスタ回路４’、１７．選
択回路８、又、シフトレジスタ回路５’、１８、選択回
路９、更にシフトレジスタ回路６’、１９、選択回路１
０もそれぞれ基本構成回路であり、これ等基本構成回路
が縦続接続されたものとなっている。
制御信号１２，１３，１４．１５により、選択回路７，
８，９．１０がそれぞれシフトレジスタ回路１６．１７
，１８．１９に選択されているときは、入力端子１に印
加された信号は、シフトレジスタ回路１６．１７，１８
．１９全通って出力端子２にあられれる。この間の遅延
ピット数はｏ５×４−２ビツトである。又遅延回路７．
’８，９゜１０がそれぞれシフトレジスタ回路３ ／
、 ４ ／。
８，９．１０がそれぞれシフトレジスタ回路１６．１７
，１８．１９に選択されているときは、入力端子１に印
加された信号は、シフトレジスタ回路１６．１７，１８
．１９全通って出力端子２にあられれる。この間の遅延
ピット数はｏ５×４−２ビツトである。又遅延回路７．
’８，９゜１０がそれぞれシフトレジスタ回路３ ／
、 ４ ／。
５’ 、６’側に選択されている時は入力端子１から出
力端子２までの遅延ピット数は８．５ ＋ ４．５ ＋
２、５ ＋ １．５ ＝ １７ビ、トである。よって制
御信号１２．１３．１４．１５を適当に組合わせると２
ビ、トから１７ビ、トまで１ビ、ト毎に遅延ピット数を
変える事ができる。
力端子２までの遅延ピット数は８．５ ＋ ４．５ ＋
２、５ ＋ １．５ ＝ １７ビ、トである。よって制
御信号１２．１３．１４．１５を適当に組合わせると２
ビ、トから１７ビ、トまで１ビ、ト毎に遅延ピット数を
変える事ができる。
上記の２つの従来の可変遅延回路は、シフトレジスタ回
路３〜６，３′〜６′の選択がなされない場合でも、ク
ロックが入力され各シフトレジスタ回路３〜６．３′〜
６′は動作状態にある。本来選択されない場合には動作
不要であるのに、動作している分だけ電力を余分に消費
してしまう欠点があった。
路３〜６，３′〜６′の選択がなされない場合でも、ク
ロックが入力され各シフトレジスタ回路３〜６．３′〜
６′は動作状態にある。本来選択されない場合には動作
不要であるのに、動作している分だけ電力を余分に消費
してしまう欠点があった。
（発明の目的）
本発明の目的は、上記の欠点を除去し、回路を複雑化す
ることなく、不要な消費電力を低減したところの可変遅
延回路全提供する事にある。
ることなく、不要な消費電力を低減したところの可変遅
延回路全提供する事にある。
（発明の構成）
本発明の可変遅延回路は、少くとも１個の遅延回路と制
御信号により前記遅延回路の出力の接続先を選択する第
１の選択回路からなる基本構成回路が複数個縦続接続さ
れ各前記遅延回路が共通のクロックで動作する可変遅延
回路において、各前記遅延回路のクロックが前記制御信
号により前記第１の選択回路と連動して動作する第２の
選択回路を介して入力されるようにした事から構成され
る。
御信号により前記遅延回路の出力の接続先を選択する第
１の選択回路からなる基本構成回路が複数個縦続接続さ
れ各前記遅延回路が共通のクロックで動作する可変遅延
回路において、各前記遅延回路のクロックが前記制御信
号により前記第１の選択回路と連動して動作する第２の
選択回路を介して入力されるようにした事から構成され
る。
（実施例）
以下１本発明の実施例について図面を参照して説明する
。
。
第３図は本発明の一実施例を示すブロック図である。
本実施例は、第１図の従来例に対する本発明による０か
ら１５ビツトまで１ビツト毎に遅延ビット数全変化する
ことができるビット数可変遅延回路である。８ピツト、
４ピツト、２ビツト及び１ビツトのシフトレジスタ回路
２３，２４．２５及び２６が順次縦続的に配され、これ
等シフトレジスタ回路２３，２４．２５及び２６の谷入
力側及び出力側の何れかが第１の選択回路としての１選
択回路２７，２８．２９及び３０にてそれぞれ制御信号
３２，３３．３４及び３５にて制御されて各その後段の
シフトレジスタ回路２４．２５の入力側及び出力端子２
２にそれぞれ接続される。初段のシフトレジスタ回路２
３の入力側は入力端子２１とされ、各シフトレジスタ回
゛路２３，２４゜２５．２６は端子３１からのクロック
により第２の選択回路としての、選択回路４０，４１．
４２及び４３にてそれぞれ制御信号３２，３３，３４゜
及び３５にて制御されて谷々クロック入力端子３１より
のクロックが入力される。
ら１５ビツトまで１ビツト毎に遅延ビット数全変化する
ことができるビット数可変遅延回路である。８ピツト、
４ピツト、２ビツト及び１ビツトのシフトレジスタ回路
２３，２４．２５及び２６が順次縦続的に配され、これ
等シフトレジスタ回路２３，２４．２５及び２６の谷入
力側及び出力側の何れかが第１の選択回路としての１選
択回路２７，２８．２９及び３０にてそれぞれ制御信号
３２，３３．３４及び３５にて制御されて各その後段の
シフトレジスタ回路２４．２５の入力側及び出力端子２
２にそれぞれ接続される。初段のシフトレジスタ回路２
３の入力側は入力端子２１とされ、各シフトレジスタ回
゛路２３，２４゜２５．２６は端子３１からのクロック
により第２の選択回路としての、選択回路４０，４１．
４２及び４３にてそれぞれ制御信号３２，３３，３４゜
及び３５にて制御されて谷々クロック入力端子３１より
のクロックが入力される。
選択回路２７，２８．２９及び３０と選択回路４０．４
１．４２及び４３は連動しており１選択回路２７，２８
．２９及び３０が制御信号３２゜３３．３４及び３５に
よりシフトレジスタ回路側を選択した場合、選択回路４
０，４１．４２及び４３によりシフトレジスタ回路にク
ロック入力され、バイパス側を選択した場合は、シフト
レジスタ回路にはクロックは入力されない。
１．４２及び４３は連動しており１選択回路２７，２８
．２９及び３０が制御信号３２゜３３．３４及び３５に
よりシフトレジスタ回路側を選択した場合、選択回路４
０，４１．４２及び４３によりシフトレジスタ回路にク
ロック入力され、バイパス側を選択した場合は、シフト
レジスタ回路にはクロックは入力されない。
基本的動作は、第１図と同じであるが、例えば制御信号
３２，３３，３４．３５により選択回路２７〜３０がす
べてバイパス側、すなわち入力側を選択しているとき、
入力端子２１に印加された信号はすさてのシフトレジス
タ回路２３〜２６をバイパスして出力端子２２にあられ
れるため遅延ビット数はゼロとなる。このとき、遅延出
力を取力出さないシフトレジスタ回路は制御信号３２゜
３３．３４．３５によシ、クロ、りが動作不要なシフト
レジスタ回路に伝達されないようにし、不要な消費電力
をおさえることができる。又、選択回路２７〜３０がす
べてシフトレジスタ回路を選択しているときは第１図と
全く同様な動作音し。
３２，３３，３４．３５により選択回路２７〜３０がす
べてバイパス側、すなわち入力側を選択しているとき、
入力端子２１に印加された信号はすさてのシフトレジス
タ回路２３〜２６をバイパスして出力端子２２にあられ
れるため遅延ビット数はゼロとなる。このとき、遅延出
力を取力出さないシフトレジスタ回路は制御信号３２゜
３３．３４．３５によシ、クロ、りが動作不要なシフト
レジスタ回路に伝達されないようにし、不要な消費電力
をおさえることができる。又、選択回路２７〜３０がす
べてシフトレジスタ回路を選択しているときは第１図と
全く同様な動作音し。
合計１５ビツト遅延して出力端子２２にあられれる。制
御信号３２，３３，３４．３５を適当に組合わせる事に
より第３図の回路は第１図の回路と同様にＯビットから
１５ビツトまで遅延ビット数を変える事ができる。
御信号３２，３３，３４．３５を適当に組合わせる事に
より第３図の回路は第１図の回路と同様にＯビットから
１５ビツトまで遅延ビット数を変える事ができる。
しかも、制゛御信号３２〜３５によシ選択されないシフ
トレジスタ回路内部にクロックが伝達されないようにす
るため、消費電力を低減できる。
トレジスタ回路内部にクロックが伝達されないようにす
るため、消費電力を低減できる。
第４図は本発明の他の実施例を示すブロック図である。
本実施例は、第２図の従来例に対する本発明による２ビ
ツトから１７ビツトまで１ビ、ト毎に遅延ビット数を変
化させることができる可変遅延回路である。第３図と対
応する部分に同一符号を付けて示す。本実施例では、り
７トレジスタ回路２３′。
ツトから１７ビツトまで１ビ、ト毎に遅延ビット数を変
化させることができる可変遅延回路である。第３図と対
応する部分に同一符号を付けて示す。本実施例では、り
７トレジスタ回路２３′。
２４’、２５’及び２６′とこれら各々に対しそれぞれ
０．５ビツトのシフトレジスタ回路３６，３７゜３８及
び３９がそれぞれ設けられ、それ等対応するシフトレジ
スタ回路の入力側は互に接続される。
０．５ビツトのシフトレジスタ回路３６，３７゜３８及
び３９がそれぞれ設けられ、それ等対応するシフトレジ
スタ回路の入力側は互に接続される。
選択回路２７，２８．２９及び３０はそれぞれシフトレ
ジスタ回路２３’ 、３６．２４’ 、３７゜２５’、
３Ｂ及び２６’、３９の谷出力側を選択するようにされ
る。シフトレジスタ回路２３′〜２６′及び３６〜３９
は、クロック入力端子３１゛のクロックによシ選択回路
４０，４１．４２．及び４３にてそれぞれ制御信号３２
，３３．３４及び３５にて制御されて、！々クロックが
入力される。選択回路２７〜３０と選択回路４０〜４３
は連動しており１選択回路２７〜３０が制御信号３２〜
３５によシシフトレジスタ２３′〜２６′を選択した場
合は１選択回路４０〜４３によりシフトレジスタ回路２
３′〜２６′にクロックを入力し。
ジスタ回路２３’ 、３６．２４’ 、３７゜２５’、
３Ｂ及び２６’、３９の谷出力側を選択するようにされ
る。シフトレジスタ回路２３′〜２６′及び３６〜３９
は、クロック入力端子３１゛のクロックによシ選択回路
４０，４１．４２．及び４３にてそれぞれ制御信号３２
，３３．３４及び３５にて制御されて、！々クロックが
入力される。選択回路２７〜３０と選択回路４０〜４３
は連動しており１選択回路２７〜３０が制御信号３２〜
３５によシシフトレジスタ２３′〜２６′を選択した場
合は１選択回路４０〜４３によりシフトレジスタ回路２
３′〜２６′にクロックを入力し。
あるいはシフトレジスタ回路３６〜３９を選択した場合
はシフトレジスタ回路３６〜３９にクロック全入力する
。シフトレジスタ回路２３’、２４’。
はシフトレジスタ回路３６〜３９にクロック全入力する
。シフトレジスタ回路２３’、２４’。
２５’、２６’はそれぞれ８．５ビツト、４．５ビ。
ト、２５ビツト、１５ピツ１トとされる。
シフトレジスタ回路２３’、３６、選択回路２７′。
４０は基本構成回路をなし、同時にシフトレジスタ回路
２４’、３７、選択回路２８．４１またシフトレジスタ
回路、２５’、３８１選択回路２９゜４２、更にシフト
レジスタ回路２６’、３９．選択回路３０．４３もそれ
ぞれ基本構成回路であり、これ等基本構成回路が縦続接
続されたものとなっている。
２４’、３７、選択回路２８．４１またシフトレジスタ
回路、２５’、３８１選択回路２９゜４２、更にシフト
レジスタ回路２６’、３９．選択回路３０．４３もそれ
ぞれ基本構成回路であり、これ等基本構成回路が縦続接
続されたものとなっている。
本実施例の基本的動作は、第２図と同様であるが、例え
ば、制御は号３２，３３，３４．３５によシ選択回路２
７．２８，２９．３０がそれぞれシフトレジスタ回路３
６．３７，３８．３９に選択されているときは、入力端
子２１に印加された信号はシフトレジスタ回路３６．３
７．３８．３９を通って出力端子２２にあられれる。こ
の間の遅延ビット数は０．５ Ｘ ４ ＝ ２ピツトで
ある。このとき、遅延出力を取）出さないシフトレジス
タ回路は制御信号３２，３３，３４．３５によシ、クロ
、り信号が動作不要なシフトレジスタ回路に伝達されな
いようにし、不要な消費電力をおさえることができる。
ば、制御は号３２，３３，３４．３５によシ選択回路２
７．２８，２９．３０がそれぞれシフトレジスタ回路３
６．３７，３８．３９に選択されているときは、入力端
子２１に印加された信号はシフトレジスタ回路３６．３
７．３８．３９を通って出力端子２２にあられれる。こ
の間の遅延ビット数は０．５ Ｘ ４ ＝ ２ピツトで
ある。このとき、遅延出力を取）出さないシフトレジス
タ回路は制御信号３２，３３，３４．３５によシ、クロ
、り信号が動作不要なシフトレジスタ回路に伝達されな
いようにし、不要な消費電力をおさえることができる。
又、選択回路２７〜３０がすべてシフトレジスタ回路全
選択しているときは第２図と全く同様な動作音し、入力
端子２１から出力端子２２までの遅延ビット数は８．５
＋ ４．５ ＋ ２．５ ＋１．５＝１７ビ、トであ
る。よって制御信号３２，３３゜３４．３５’ｔ−適当
に組合わせると２ビツトから１７ピ、トまで１ビ、ト毎
に遅延ビット数を変える事ができる。
選択しているときは第２図と全く同様な動作音し、入力
端子２１から出力端子２２までの遅延ビット数は８．５
＋ ４．５ ＋ ２．５ ＋１．５＝１７ビ、トであ
る。よって制御信号３２，３３゜３４．３５’ｔ−適当
に組合わせると２ビツトから１７ピ、トまで１ビ、ト毎
に遅延ビット数を変える事ができる。
なお、第３図及び４図では、最大可変遅延が比較的小さ
い例で説明したが、最大可変遅延を太きくした遅延回路
音用い、しかもシフトレジスタ回路の動作不要部が多い
選択をした場合は、本発明はより大きな効果があシ、消
費電力全低減できる。
い例で説明したが、最大可変遅延を太きくした遅延回路
音用い、しかもシフトレジスタ回路の動作不要部が多い
選択をした場合は、本発明はより大きな効果があシ、消
費電力全低減できる。
（発明の効果）
以上、詳細説明した如く１本発明によれば、上記の構成
により、可変遅延回路は制御信号全増加させることなく
、また回路全複雑化させΣことなく、消費電力を低減で
き、しかも動作は従来回路と全く同様に動作させること
が可能な可変遅延回路が得られる。
により、可変遅延回路は制御信号全増加させることなく
、また回路全複雑化させΣことなく、消費電力を低減で
き、しかも動作は従来回路と全く同様に動作させること
が可能な可変遅延回路が得られる。
第１図及び第２図はそれぞれ従来の可変遅延回路−例及
び他の例を示すブロック図、第３図及び第４図はそれぞ
れ本発明の一実施例及び他の実施例を示すブロック図で
ある。 １・・・・・入力端子、２・・・・・出力端子、３〜６
，３′〜６′・・・・・シフトレジスタ回路、７〜１０
・・・・・・選・・・・・シフトレジスタ回路、２７〜
３０・・・・選択回路、３１・・・・・クロック入力端
子、３２〜３５・・・・制御信号、３６〜３９・・・・
・シフトレジスタ回路。 ４０〜４３・・・・・・選択回路。
び他の例を示すブロック図、第３図及び第４図はそれぞ
れ本発明の一実施例及び他の実施例を示すブロック図で
ある。 １・・・・・入力端子、２・・・・・出力端子、３〜６
，３′〜６′・・・・・シフトレジスタ回路、７〜１０
・・・・・・選・・・・・シフトレジスタ回路、２７〜
３０・・・・選択回路、３１・・・・・クロック入力端
子、３２〜３５・・・・制御信号、３６〜３９・・・・
・シフトレジスタ回路。 ４０〜４３・・・・・・選択回路。
Claims (1)
- 少くとも１個の遅延回路と制御信号により前記遅延回路
の出力の接続先を選択する第１の選択回路からなる基本
構成回路が複数個縦続接続され各前記遅延回路が共通の
クロックで動作する可変遅延回路において、各前記遅延
回路のクロックが前記制御信号により前記第１の選択回
路と連動して動作する第２の選択回路を介して入力され
るようにした事を特徴とする可変遅延回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59110156A JPS60253315A (ja) | 1984-05-30 | 1984-05-30 | 可変遅延回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59110156A JPS60253315A (ja) | 1984-05-30 | 1984-05-30 | 可変遅延回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60253315A true JPS60253315A (ja) | 1985-12-14 |
Family
ID=14528468
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59110156A Pending JPS60253315A (ja) | 1984-05-30 | 1984-05-30 | 可変遅延回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60253315A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01251395A (ja) * | 1987-12-28 | 1989-10-06 | Matsushita Electric Ind Co Ltd | シフトレジスタおよびシフトレジスタシステム |
| JPH02211714A (ja) * | 1989-02-10 | 1990-08-23 | Nec Corp | 可変遅延回路 |
| JPH02231813A (ja) * | 1989-03-03 | 1990-09-13 | Toshiba Corp | 入力切換装置 |
| JP2006134554A (ja) * | 2004-11-08 | 2006-05-25 | Hynix Semiconductor Inc | 半導体メモリ素子 |
-
1984
- 1984-05-30 JP JP59110156A patent/JPS60253315A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01251395A (ja) * | 1987-12-28 | 1989-10-06 | Matsushita Electric Ind Co Ltd | シフトレジスタおよびシフトレジスタシステム |
| JPH02211714A (ja) * | 1989-02-10 | 1990-08-23 | Nec Corp | 可変遅延回路 |
| JPH02231813A (ja) * | 1989-03-03 | 1990-09-13 | Toshiba Corp | 入力切換装置 |
| JP2566005B2 (ja) * | 1989-03-03 | 1996-12-25 | 株式会社東芝 | 入力切換装置 |
| JP2006134554A (ja) * | 2004-11-08 | 2006-05-25 | Hynix Semiconductor Inc | 半導体メモリ素子 |
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