JPS63196130A - 信号検出方式 - Google Patents
信号検出方式Info
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- JPS63196130A JPS63196130A JP62027228A JP2722887A JPS63196130A JP S63196130 A JPS63196130 A JP S63196130A JP 62027228 A JP62027228 A JP 62027228A JP 2722887 A JP2722887 A JP 2722887A JP S63196130 A JPS63196130 A JP S63196130A
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- 238000006243 chemical reaction Methods 0.000 claims abstract description 21
- 230000000979 retarding effect Effects 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 13
- 108010076504 Protein Sorting Signals Proteins 0.000 description 4
- 230000005540 biological transmission Effects 0.000 description 4
- 230000000694 effects Effects 0.000 description 3
- 230000003111 delayed effect Effects 0.000 description 2
- 238000000034 method Methods 0.000 description 2
- 238000000926 separation method Methods 0.000 description 2
- 230000001934 delay Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 238000012544 monitoring process Methods 0.000 description 1
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
- G06F11/08—Error detection or correction by redundancy in data representation, e.g. by using checking codes
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L25/00—Baseband systems
- H04L25/38—Synchronous or start-stop systems, e.g. for Baudot code
- H04L25/40—Transmitting circuits; Receiving circuits
- H04L25/49—Transmitting circuits; Receiving circuits using code conversion at the transmitter; using predistortion; using insertion of idle bits for obtaining a desired frequency spectrum; using three or more amplitude levels ; Baseband coding techniques specific to data transmission systems
- H04L25/4906—Transmitting circuits; Receiving circuits using code conversion at the transmitter; using predistortion; using insertion of idle bits for obtaining a desired frequency spectrum; using three or more amplitude levels ; Baseband coding techniques specific to data transmission systems using binary codes
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はデジタル通信に関し、特に信号検出方式に関す
るものである。
るものである。
ｎビット毎に特定ビットの挿入された高速の信号系列か
ら特定ビットを検出する場合、１系列のま特定ビットの
検出を行なうと、検出回路の大部分が高速動作を必要と
し、回路動作上、動作マージンが十分数れない場合があ
る。
ら特定ビットを検出する場合、１系列のま特定ビットの
検出を行なうと、検出回路の大部分が高速動作を必要と
し、回路動作上、動作マージンが十分数れない場合があ
る。
これに対する解決策として、一般的に、直並列変換によ
り１系列信号を複数個の並列信号に分解して、低速度で
特定ビットの検出を行なっている。
り１系列信号を複数個の並列信号に分解して、低速度で
特定ビットの検出を行なっている。
この場合、回路の動作マージンは増大するが、回路規模
も増加するという欠点がある。
も増加するという欠点がある。
第６図および第７図は従来の信号検出方式を説明するた
めの検出装置および信号状態図である。
めの検出装置および信号状態図である。
第６図において、１は入力端子、２は１対３の直並列変
換回路、３〜５は検出回路、６は論理和回路である。
換回路、３〜５は検出回路、６は論理和回路である。
第７図（ａ）は９ビツト毎に特定ビット（Ｍ）の挿入さ
れた１系列信号ａ１を示し、この１系列信号ａ１は直並
列変換回路２０入力端子１に入力される。
れた１系列信号ａ１を示し、この１系列信号ａ１は直並
列変換回路２０入力端子１に入力される。
１対３の直並列変換回路２の３系列の出力信号ｂ１、Ｃ
１，ｄｉは、直並列変換回路２に内蔵される１／３分周
カウンタの初期位相が３通りあることに対応して、第７
図（ト））〜（ｄ）、 （ｅ）〜（旬、 （ｈ）〜０）
の３通りある。従って、特定ビットの配分されるチャネ
ルも３通りあり得る。いずれのチャネルに特定ビットが
配分されても検出を可能とするためには、検出回路を上
記３チヤネルに対応して３個用意し、その出力信号の論
理和を論理和回路６で取る必要がある。
１，ｄｉは、直並列変換回路２に内蔵される１／３分周
カウンタの初期位相が３通りあることに対応して、第７
図（ト））〜（ｄ）、 （ｅ）〜（旬、 （ｈ）〜０）
の３通りある。従って、特定ビットの配分されるチャネ
ルも３通りあり得る。いずれのチャネルに特定ビットが
配分されても検出を可能とするためには、検出回路を上
記３チヤネルに対応して３個用意し、その出力信号の論
理和を論理和回路６で取る必要がある。
以上説明したように、ｎビット毎に特定ビットの挿入さ
れた高速の信号系列から特定ビットを検出する場合、１
系列のまま信号処理を行なうと、検出回路の大部分が高
速動作を必要とするため、高価な素子を使用する必要が
ある。また、動作マージンが十分数れない場合もある。
れた高速の信号系列から特定ビットを検出する場合、１
系列のまま信号処理を行なうと、検出回路の大部分が高
速動作を必要とするため、高価な素子を使用する必要が
ある。また、動作マージンが十分数れない場合もある。
直並列変換回路２により複数個の並列信号に分解して低
速度で特定ビットの検出を行なう場合は、安価な素子が
使用可能となり動作マージンも増大するが、回路規模の
増大は避けられないという欠点を有している。
速度で特定ビットの検出を行なう場合は、安価な素子が
使用可能となり動作マージンも増大するが、回路規模の
増大は避けられないという欠点を有している。
このような欠点を除去するために本発明は、ｎビット毎
に特定ビットの挿入された１系列信号をｎｘｐがｎとｐ
の最小公倍数となるような１対ｐの直並列変換によりｐ
系列の信号に変換し、ｐ系列の一部の系列の信号を所定
のビア）数遅延させ、ｐ系列の信号の論理積を取って特
定ビットの検出を行なうようにしたものである。
に特定ビットの挿入された１系列信号をｎｘｐがｎとｐ
の最小公倍数となるような１対ｐの直並列変換によりｐ
系列の信号に変換し、ｐ系列の一部の系列の信号を所定
のビア）数遅延させ、ｐ系列の信号の論理積を取って特
定ビットの検出を行なうようにしたものである。
本発明においては、ｎビット毎に挿入された特定ビット
を低速でしかも比較的小規模な回路で検出できる。
を低速でしかも比較的小規模な回路で検出できる。
本発明に係わる信号検出方式の一実施例を第１図、第２
図を用いて説明する。第１図は本方法が適用された検出
装置を示す系統図、第２図は第１図の装置における信号
の状態図である。
図を用いて説明する。第１図は本方法が適用された検出
装置を示す系統図、第２図は第１図の装置における信号
の状態図である。
第１図において、１は入力端子、２は直並列変換回路、
７は遅延回路、８は論理積回路、９は検出回路である。
７は遅延回路、８は論理積回路、９は検出回路である。
第２図（ａ）は９ビツト毎に特定ビット（Ｍ）の挿入さ
れた１系列信号ａ２を示す。この１系列信号ａ２は直並
列変換回路２の入力端子１に入力される。
れた１系列信号ａ２を示す。この１系列信号ａ２は直並
列変換回路２の入力端子１に入力される。
本実施例における直並列変換回路２は１対２の直並列変
換回路でなければならない。すなわち、ｎ−９ビツト毎
に特定ビットの挿入された１系列信号を１’１Ｘｐ（ｐ
：分離度）がｎとｐの最小公倍数となるような１対ｐの
直並列変換回路で並列信号に分解しなければならないの
で、ｐ＝＝２でなければならない。
換回路でなければならない。すなわち、ｎ−９ビツト毎
に特定ビットの挿入された１系列信号を１’１Ｘｐ（ｐ
：分離度）がｎとｐの最小公倍数となるような１対ｐの
直並列変換回路で並列信号に分解しなければならないの
で、ｐ＝＝２でなければならない。
直並列変換回路２の出力信号ｂ２．ｃ２は直並列変換回
路２に内蔵される１７２分周カウンタの初期位相が２通
りあることに対応して第２図〜）。
路２に内蔵される１７２分周カウンタの初期位相が２通
りあることに対応して第２図〜）。
（Ｃ）と（ｄ）、 （ｅ）の２通りあるが、ｎとｐの関
係を前述のように選べば、第２図（ｂ）、 （Ｃ）と（
ｄ）、 （ｅ）のいずれの場合においても、各チャネル
の信号ｂ２．ｃ２には９ビツト毎に特定ビット（Ｍ）が
挿入され、さらに、信号ｂ２．ｃ２の特定ビット（Ｍ）
の相対的位相関係は同一である。従って、直並列変換回
路２の出力信号ｂ２を遅延回路７により４ビツト遅延さ
せて信号ｄ２とし、この信号ｄ２と信号ｃ２との位相関
係を第２図（ｆ）、 （ｇ）又は（ｈ）、 （ｉ）に示
すようにして、各チャネルの信号ｄ２．ｃ２を論理積回
路８に入力することにより、論理積回路８の出力信号ｅ
２には第２図Ｏ）に示すような９ビツト毎に特定ピッ）
ＣＭ）の挿入された１系列の信号ｅ２が得られる。
係を前述のように選べば、第２図（ｂ）、 （Ｃ）と（
ｄ）、 （ｅ）のいずれの場合においても、各チャネル
の信号ｂ２．ｃ２には９ビツト毎に特定ビット（Ｍ）が
挿入され、さらに、信号ｂ２．ｃ２の特定ビット（Ｍ）
の相対的位相関係は同一である。従って、直並列変換回
路２の出力信号ｂ２を遅延回路７により４ビツト遅延さ
せて信号ｄ２とし、この信号ｄ２と信号ｃ２との位相関
係を第２図（ｆ）、 （ｇ）又は（ｈ）、 （ｉ）に示
すようにして、各チャネルの信号ｄ２．ｃ２を論理積回
路８に入力することにより、論理積回路８の出力信号ｅ
２には第２図Ｏ）に示すような９ビツト毎に特定ピッ）
ＣＭ）の挿入された１系列の信号ｅ２が得られる。
この１系列信号ｅ２は、第２図（ａ）の１系列信号ａ２
と比較すれば、信号速度が１７２となっている。また、
特定ビット以外のビットは第２図（ａ）に示すビット内
容とは異なっているが、特定ビット（肋だけは同一内容
となっている。従って、この論理積回路８の出力信号ｅ
２を特定ビット検出回路９に入力すれば、特定ビット（
Ｍ）の検出が可能となる。
と比較すれば、信号速度が１７２となっている。また、
特定ビット以外のビットは第２図（ａ）に示すビット内
容とは異なっているが、特定ビット（肋だけは同一内容
となっている。従って、この論理積回路８の出力信号ｅ
２を特定ビット検出回路９に入力すれば、特定ビット（
Ｍ）の検出が可能となる。
すなわち、本実施例によれば、高速の信号系列に含まれ
る特定ビットの検出を、その１／２の信号速度に落とし
た１系列信号から行なうことが可能になる。
る特定ビットの検出を、その１／２の信号速度に落とし
た１系列信号から行なうことが可能になる。
次に、本発明の第２の実施例を第３図、第４図を用いて
説明する。第３図は本方法が適用された検出装置を示す
系統図、第４図は第３図の装置における信号の状態図で
ある。
説明する。第３図は本方法が適用された検出装置を示す
系統図、第４図は第３図の装置における信号の状態図で
ある。
第３図において、１は入力端子、１０は遅延回路、１１
は排他的論理和回路、１２は直並列変換回路、１３は遅
延回路、１４は論理積回路、１５は検出回路である。
は排他的論理和回路、１２は直並列変換回路、１３は遅
延回路、１４は論理積回路、１５は検出回路である。
この実施例は、伝送路符号誤り検出をｍＢ１ｃ則を利用
して行なう場合の誤り検出方式に関するものである。ｍ
Ｂｌｃ則とは、送信側でｍビットの情報ビットにＣビッ
トと名付けた１ビツトを付加し、このＣビットの極性を
特定の情報ビットと常に逆極性にする規則を言い、この
規則性を受信側で監視することにより伝送路誤りを検出
することができる。
して行なう場合の誤り検出方式に関するものである。ｍ
Ｂｌｃ則とは、送信側でｍビットの情報ビットにＣビッ
トと名付けた１ビツトを付加し、このＣビットの極性を
特定の情報ビットと常に逆極性にする規則を言い、この
規則性を受信側で監視することにより伝送路誤りを検出
することができる。
第４図（ａ）は８Ｂ１ｃ符号ａ３を示しており、９ビツ
ト毎にＣビットが挿入されている。また、Ｃビットは直
前の情報ビットと逆極性とする。第３図において、入力
端子１に第４図（ａ）に示す８ＢＩＣ符号ａ３が入力さ
れる。この入力信号ａ３は、排他的論理和回路１１の一
方に入力されると同時に、入力信号ａ３を１ビツト遅延
させる遅延回路１０から出力された信号ｂ３は他方に入
力される。
ト毎にＣビットが挿入されている。また、Ｃビットは直
前の情報ビットと逆極性とする。第３図において、入力
端子１に第４図（ａ）に示す８ＢＩＣ符号ａ３が入力さ
れる。この入力信号ａ３は、排他的論理和回路１１の一
方に入力されると同時に、入力信号ａ３を１ビツト遅延
させる遅延回路１０から出力された信号ｂ３は他方に入
力される。
第４図（ａ）、 Ｃｂｊはそれぞれ排他的論理和回路１
１に入力される信号ａ３．ｂ３を示す。
１に入力される信号ａ３．ｂ３を示す。
第４図の信号状態図において、Ｃビア）の極性とその直
前の第８のビットの極性は常に逆になっている。従って
、排他的論理和回路１１の出力信号としては、第４図（
Ｃ）に示すように、９ビツト毎に「１」が存在する系列
信号Ｃ３が得られる。この信号Ｃ３を第１の実施例で説
明したような回路で処理してい（訳であるが、第４図（
ｄ）、 （ｅ）は、直並列変換回路１２の出力信号ｄ３
．ｅ３を示し、第４図（ｆ）は論理積回路１４の出力信
号ｆ３を示している。この論理積回路１４の出力信号ｆ
３には、９ビツト毎に「１」が存在するが、伝送路にお
いてＣビットまたはその直前のビットのいずれかが誤っ
た場合、９ビツト毎の「１」は９ビツト毎の「０」とな
る、検出回路１５では、この極性の変化を検出すること
により、伝送路の誤り監視が可能となる。
前の第８のビットの極性は常に逆になっている。従って
、排他的論理和回路１１の出力信号としては、第４図（
Ｃ）に示すように、９ビツト毎に「１」が存在する系列
信号Ｃ３が得られる。この信号Ｃ３を第１の実施例で説
明したような回路で処理してい（訳であるが、第４図（
ｄ）、 （ｅ）は、直並列変換回路１２の出力信号ｄ３
．ｅ３を示し、第４図（ｆ）は論理積回路１４の出力信
号ｆ３を示している。この論理積回路１４の出力信号ｆ
３には、９ビツト毎に「１」が存在するが、伝送路にお
いてＣビットまたはその直前のビットのいずれかが誤っ
た場合、９ビツト毎の「１」は９ビツト毎の「０」とな
る、検出回路１５では、この極性の変化を検出すること
により、伝送路の誤り監視が可能となる。
第５図の装置は、８Ｂ１ｃ符号の誤り検出装置の他の実
施例であり、本発明の第３の実施例が適用される装置で
ある。この第３の実施−では、第２の実施例における排
他的論理和回路１１および遅延回路１０で構成されるＣ
ビットからマークビフｌ−（ｒｌＪビット）への変換機
能を、直並列変換回路２の後の遅延回路２１．排他低論
理和回路２２．２３で構成している。第５図において、
２４．２５は遅延回路、論理積回路であるが、第１およ
び第２の実施例で説明したものと同様の機能を有してい
る。また、この実施例では、論理積回路２５の出力を更
に直並列変換回路２６．遅延回路２７．論理和回路２８
により処理し、検出回路２９で誤り検出を行なっている
。この実施例では、第１の実施例における回路を２段縦
続接続しており、信号速度を１／４にしての誤り検出が
可能になる。縦続の段数を増やすことにより、誤り検出
装置の動作速度を下げることが可能となる。また、この
実施例では、直並列変換回路２．２６を１対２に選んだ
が、前述のようなｎとｐの関係が成立する範囲内におい
て、分離度ｐは任意に選択できる。
施例であり、本発明の第３の実施例が適用される装置で
ある。この第３の実施−では、第２の実施例における排
他的論理和回路１１および遅延回路１０で構成されるＣ
ビットからマークビフｌ−（ｒｌＪビット）への変換機
能を、直並列変換回路２の後の遅延回路２１．排他低論
理和回路２２．２３で構成している。第５図において、
２４．２５は遅延回路、論理積回路であるが、第１およ
び第２の実施例で説明したものと同様の機能を有してい
る。また、この実施例では、論理積回路２５の出力を更
に直並列変換回路２６．遅延回路２７．論理和回路２８
により処理し、検出回路２９で誤り検出を行なっている
。この実施例では、第１の実施例における回路を２段縦
続接続しており、信号速度を１／４にしての誤り検出が
可能になる。縦続の段数を増やすことにより、誤り検出
装置の動作速度を下げることが可能となる。また、この
実施例では、直並列変換回路２．２６を１対２に選んだ
が、前述のようなｎとｐの関係が成立する範囲内におい
て、分離度ｐは任意に選択できる。
以上説明したように本発明は、ｎビット毎に特定ビット
の挿入された１系列信号をｎ×ｐがｎとｐの最小公倍数
となるような１対ｐの直並列変換によりｐ系列の信号に
変換し、ｐ系列の一部の系列の信号を所定のビット数遅
延させ、ｐ系列の信号の論理積を取って特定ビットの検
出を行なうことにより、特定ビットの検出のための信号
の速度を１／ｐと低減することができるので、特定ビッ
トを低速でしかも比較的小規模な回路で検出することが
できる効果がある。
の挿入された１系列信号をｎ×ｐがｎとｐの最小公倍数
となるような１対ｐの直並列変換によりｐ系列の信号に
変換し、ｐ系列の一部の系列の信号を所定のビット数遅
延させ、ｐ系列の信号の論理積を取って特定ビットの検
出を行なうことにより、特定ビットの検出のための信号
の速度を１／ｐと低減することができるので、特定ビッ
トを低速でしかも比較的小規模な回路で検出することが
できる効果がある。
第１図は本発明に係わる信号検出方式の一実施例が適用
された検出装置を示す系統図、第２図は第１図の装置に
おける信号状態図、第３図は本発明の第２の実施例が適
用された検出装置を示す系統図、第４図は第３図の装置
における信号状態図、第５図は本発明の第３の実施例が
適用された検出装置を示す系統図、第６図は従来の信号
検出方式が適用された検出装置を示す系統図、第７図は
第６図ρ装置における信号状態図である。 １・・・入力端子、２・・・直並列変換回路、７・・・
遅延回路、８・・・論理積回路、９・・・検出回路。
された検出装置を示す系統図、第２図は第１図の装置に
おける信号状態図、第３図は本発明の第２の実施例が適
用された検出装置を示す系統図、第４図は第３図の装置
における信号状態図、第５図は本発明の第３の実施例が
適用された検出装置を示す系統図、第６図は従来の信号
検出方式が適用された検出装置を示す系統図、第７図は
第６図ρ装置における信号状態図である。 １・・・入力端子、２・・・直並列変換回路、７・・・
遅延回路、８・・・論理積回路、９・・・検出回路。
Claims (1)
- ｎビット毎に特定ビットの挿入された１系列信号をｎ×
ｐがｎとｐの最小公倍数となるような１対ｐの直並列変
換によりｐ系列の信号に変換し、前記ｐ系列の一部の系
列の信号を所定のビット数遅延させ、前記ｐ系列の信号
の論理積を取って特定ビットの検出を行なうことを特徴
とする信号検出方式。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62027228A JPS63196130A (ja) | 1987-02-10 | 1987-02-10 | 信号検出方式 |
| US07/154,843 US4852103A (en) | 1987-02-10 | 1988-02-10 | Code error detecting circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62027228A JPS63196130A (ja) | 1987-02-10 | 1987-02-10 | 信号検出方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63196130A true JPS63196130A (ja) | 1988-08-15 |
Family
ID=12215228
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62027228A Pending JPS63196130A (ja) | 1987-02-10 | 1987-02-10 | 信号検出方式 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US4852103A (ja) |
| JP (1) | JPS63196130A (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5072448A (en) * | 1989-11-02 | 1991-12-10 | Universal Data Systems, Inc. | Quasi-random digital sequence detector |
| US6295615B1 (en) | 1991-12-09 | 2001-09-25 | Sprint Communications Company, L. P. | Automatic restoration of communication channels |
| US5506956A (en) * | 1993-04-07 | 1996-04-09 | Sprint Communications Company L.P. | Error correction and channel restoration apparatus for T1 digital links |
| US5577196A (en) * | 1993-04-07 | 1996-11-19 | Sprint Communications Co. L.P. | Intelligent digital signal hitless protection switch |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61108227A (ja) * | 1984-10-31 | 1986-05-26 | Fujitsu Ltd | ｍＢ１Ｃ符号誤り検出方式 |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3195107A (en) * | 1961-01-24 | 1965-07-13 | Siemens Ag | Secured transmission of coded binary symbols |
| NL6402192A (ja) * | 1964-03-05 | 1965-09-06 | ||
| FR2570905B1 (fr) * | 1984-05-23 | 1987-01-09 | Cit Alcatel | Procede de transmission synchrone de donnees et dispositif pour sa mise en oeuvre |
| US4779261A (en) * | 1985-09-24 | 1988-10-18 | Kabushiki Kaisha Toshiba | Loop network |
-
1987
- 1987-02-10 JP JP62027228A patent/JPS63196130A/ja active Pending
-
1988
- 1988-02-10 US US07/154,843 patent/US4852103A/en not_active Expired - Fee Related
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61108227A (ja) * | 1984-10-31 | 1986-05-26 | Fujitsu Ltd | ｍＢ１Ｃ符号誤り検出方式 |
Also Published As
| Publication number | Publication date |
|---|---|
| US4852103A (en) | 1989-07-25 |
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