JPH0124386B2 - - Google Patents
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- JPH0124386B2 JPH0124386B2 JP55118403A JP11840380A JPH0124386B2 JP H0124386 B2 JPH0124386 B2 JP H0124386B2 JP 55118403 A JP55118403 A JP 55118403A JP 11840380 A JP11840380 A JP 11840380A JP H0124386 B2 JPH0124386 B2 JP H0124386B2
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- JP
- Japan
- Prior art keywords
- pulse
- stage
- shift register
- detection circuit
- code
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- 238000001514 detection method Methods 0.000 claims description 36
- 230000005540 biological transmission Effects 0.000 claims description 4
- 238000012546 transfer Methods 0.000 claims description 4
- 238000010586 diagram Methods 0.000 description 3
- 238000000034 method Methods 0.000 description 3
- 238000004891 communication Methods 0.000 description 2
- 239000000284 extract Substances 0.000 description 2
- 238000007796 conventional method Methods 0.000 description 1
- 238000000605 extraction Methods 0.000 description 1
- 238000012544 monitoring process Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L1/00—Arrangements for detecting or preventing errors in the information received
- H04L1/24—Testing correct operation
- H04L1/245—Testing correct operation by using the properties of transmission codes
- H04L1/247—Testing correct operation by using the properties of transmission codes three-level transmission codes, e.g. ternary
Landscapes
- Engineering & Computer Science (AREA)
- Computer Networks & Wireless Communication (AREA)
- Signal Processing (AREA)
- Error Detection And Correction (AREA)
- Dc Digital Transmission (AREA)
Description
【発明の詳細な説明】
本発明は符号誤り検出回路に関し、特にデイジ
タル伝送システムにおいて使用されるHDBn
（High Density Bipolar ｎ）符号の誤り検出回
路に関する。
タル伝送システムにおいて使用されるHDBn
（High Density Bipolar ｎ）符号の誤り検出回
路に関する。
一般に、デイジタル伝送に用いられるバイポー
ラ符号は第１図ａに示されるように情報「１」を
交番する正または負の極性のパルスで表わし、情
報「０」をパルスなしの状態で表わす。ところ
が、例えばPCM通信に用いられるPCM中継器に
おいては受信符号の再生のためにタイミング抽出
を行なう必要があるが、上記バイポーラ符号では
「０」が多く連続すると抽出されたタイミング・
パルスにジツタが多くなる等タイミング抽出を適
確に行なうことができなくなる。この欠点を補う
ために、PCM通信システムにおいてはHDBn符
号を用いて連続する「０」の数を最大ｎ個以下に
制限している。第１図ｂの実線部はｎ＝３の場合
のHDBn符号即ちHDB3符号を示す。同図に示さ
れるようにHDB3符号においては連続する４個の
「０」がB00Vまたは000Vで置きかえられる。こ
こで、Ｖはバイオレーシヨン符号を表わし、該バ
イオレーシヨン符号Ｖはバイポーラ則に反する。
即ち先行するパルスの極性と同じ極性を有する、
正または負の極性のパルス＋Ｖまたは−Ｖで表わ
される。また、Ｂは付加ビツトと称され、後続す
るバイオレーシヨン符号Ｖのパルスと同じ極性に
される。B00Vまたは000Vの選択は、バイオレー
シヨン符号Ｖのパルスの極性が交互に反転するよ
うに選択される。
ラ符号は第１図ａに示されるように情報「１」を
交番する正または負の極性のパルスで表わし、情
報「０」をパルスなしの状態で表わす。ところ
が、例えばPCM通信に用いられるPCM中継器に
おいては受信符号の再生のためにタイミング抽出
を行なう必要があるが、上記バイポーラ符号では
「０」が多く連続すると抽出されたタイミング・
パルスにジツタが多くなる等タイミング抽出を適
確に行なうことができなくなる。この欠点を補う
ために、PCM通信システムにおいてはHDBn符
号を用いて連続する「０」の数を最大ｎ個以下に
制限している。第１図ｂの実線部はｎ＝３の場合
のHDBn符号即ちHDB3符号を示す。同図に示さ
れるようにHDB3符号においては連続する４個の
「０」がB00Vまたは000Vで置きかえられる。こ
こで、Ｖはバイオレーシヨン符号を表わし、該バ
イオレーシヨン符号Ｖはバイポーラ則に反する。
即ち先行するパルスの極性と同じ極性を有する、
正または負の極性のパルス＋Ｖまたは−Ｖで表わ
される。また、Ｂは付加ビツトと称され、後続す
るバイオレーシヨン符号Ｖのパルスと同じ極性に
される。B00Vまたは000Vの選択は、バイオレー
シヨン符号Ｖのパルスの極性が交互に反転するよ
うに選択される。
従来、このようなHDBn符号の誤り検出回路と
しては、バイポーラ則の違反（Bipolar
Violation）を検出して違反パルスをとり出し、
該違反パルスのバイポーラ則をさらにチエツクす
るもの、即ちＶパルスを抽出して該Ｖパルスの交
番性をチエツクするものがある。例えば、第１図
ｂの実線で示されるようにHDB3符号に符号誤り
がなければ、上記違反パルスは第１図ｃの実線で
示されるように正極性のＶパルス＋Ｖと負極性の
Ｖパルス−Ｖとが交番するパルスとなり、符号誤
りがないことがわかる。これに対して、HDB3符
号に第１図ｂ点線で示される誤りパルスＥがあれ
ば、上記違反パルスは第１図ｃの点線部分を含む
パルスとなり、このパルスはバイポーラ則に反し
ているから符号誤りがあつたことがわかる。
しては、バイポーラ則の違反（Bipolar
Violation）を検出して違反パルスをとり出し、
該違反パルスのバイポーラ則をさらにチエツクす
るもの、即ちＶパルスを抽出して該Ｖパルスの交
番性をチエツクするものがある。例えば、第１図
ｂの実線で示されるようにHDB3符号に符号誤り
がなければ、上記違反パルスは第１図ｃの実線で
示されるように正極性のＶパルス＋Ｖと負極性の
Ｖパルス−Ｖとが交番するパルスとなり、符号誤
りがないことがわかる。これに対して、HDB3符
号に第１図ｂ点線で示される誤りパルスＥがあれ
ば、上記違反パルスは第１図ｃの点線部分を含む
パルスとなり、このパルスはバイポーラ則に反し
ているから符号誤りがあつたことがわかる。
他の従来形のHDBn符号の誤り検出回路として
は、バイポーラ則の違反を検出し、検出された違
反パルスを含めて該違反パルスの検出時点までの
ｎ＋２個の符号が「1X00……01」であれば正常
としそれ以外の場合を符号誤りとするものがあ
る。ここで、Ｘは「１」でも「０」でもよいこと
を示し、Ｘの後の「０」の数はｎ−１個である。
は、バイポーラ則の違反を検出し、検出された違
反パルスを含めて該違反パルスの検出時点までの
ｎ＋２個の符号が「1X00……01」であれば正常
としそれ以外の場合を符号誤りとするものがあ
る。ここで、Ｘは「１」でも「０」でもよいこと
を示し、Ｘの後の「０」の数はｎ−１個である。
しかしながら、前記従来形においては、バイポ
ーラ則の違反を２度チエツクする必要があるため
に、あるいはバイポーラ則の違反を検出した時点
までの所定数の符号が定められたパターンになつ
ていることをチエツクする必要があるために、多
くのゲート回路および所定数の符号を記憶してお
くためのレジスタ等を必要とし、したがつて回路
がかなり複雑になるという不都合があつた。
ーラ則の違反を２度チエツクする必要があるため
に、あるいはバイポーラ則の違反を検出した時点
までの所定数の符号が定められたパターンになつ
ていることをチエツクする必要があるために、多
くのゲート回路および所定数の符号を記憶してお
くためのレジスタ等を必要とし、したがつて回路
がかなり複雑になるという不都合があつた。
本発明の目的は、前述の従来形における問題点
にかんがみ、HDBn符号の符号誤り検出回路にお
いて、ユニバーサル・シフトレジスタを用いて
HDBn符号のデイジタル積分値（Running
Digital sum）を監視するという構想にもとづ
き、簡単な回路で適確に符号誤りの検出ができる
ようにすることにある。
にかんがみ、HDBn符号の符号誤り検出回路にお
いて、ユニバーサル・シフトレジスタを用いて
HDBn符号のデイジタル積分値（Running
Digital sum）を監視するという構想にもとづ
き、簡単な回路で適確に符号誤りの検出ができる
ようにすることにある。
本発明は、HDBn符号を使用するデイジタル伝
送システムにおける符号誤り検出回路において、
前記HDBn符号から正極性のパルスを検出する正
極性パルス検出回路と、前記HDBn符号から負極
性のパルスを検出する負極性パルス検出回路と、
２段のシフトレジスタを有し、一方の段のシフト
レジスタには前記正極性のパルスを入力して所定
の２値情報をセツトし、他方の段のシフトレジス
タには前記負極性のパルスを入力して該所定の２
値情報の否定の２値情報をセツトし、前記正極性
のパルスまたは前記負極性のパルスが各段のシフ
トレジスタに連続して２個入力すると、前記一方
の段のシフトレジスタでセツトした該所定の２値
情報を前記他方の段のシフトレジスタに、または
前記他方の段のシフトレジスタでセツトした該所
定の２値情報の否定の２値情報を前記一方の段の
シフトレジスタに転送するユニバーサル・シフト
レジスタと、前記ユニバーサル・シフトレジスタ
の各段のシフトレジスタからの出力と前記正極性
パルス検出回路および前記負極性パルス検出回路
からの出力とをそれぞれ比較するゲート回路とを
具備することを特徴とする。
送システムにおける符号誤り検出回路において、
前記HDBn符号から正極性のパルスを検出する正
極性パルス検出回路と、前記HDBn符号から負極
性のパルスを検出する負極性パルス検出回路と、
２段のシフトレジスタを有し、一方の段のシフト
レジスタには前記正極性のパルスを入力して所定
の２値情報をセツトし、他方の段のシフトレジス
タには前記負極性のパルスを入力して該所定の２
値情報の否定の２値情報をセツトし、前記正極性
のパルスまたは前記負極性のパルスが各段のシフ
トレジスタに連続して２個入力すると、前記一方
の段のシフトレジスタでセツトした該所定の２値
情報を前記他方の段のシフトレジスタに、または
前記他方の段のシフトレジスタでセツトした該所
定の２値情報の否定の２値情報を前記一方の段の
シフトレジスタに転送するユニバーサル・シフト
レジスタと、前記ユニバーサル・シフトレジスタ
の各段のシフトレジスタからの出力と前記正極性
パルス検出回路および前記負極性パルス検出回路
からの出力とをそれぞれ比較するゲート回路とを
具備することを特徴とする。
以下図面を用いて本発明の実施例を説明する。
第２図に示されるように、本発明の実施例に係る
符号誤り検出回路の主要部はユニバーサル・シフ
トレジスタ２０および２個のアンドゲート２２，
２４によつて構成される。ユニバーサル・シフト
レジスタ２０は左右両方向にデータの転送が可能
なシフトレジスタでありライトシフト・レフトシ
フト・レジスタとも称される。同図に示されるユ
ニバーサル・シフトレジスタ２０は２段のもので
あり、市販の４段のユニバーサル・シフトレジス
タの一部を用いて構成することもできる。該ユニ
バーサル・シフトレジスタ２０の左側段２０１の
データ入力D1は常に高レベル「Ｈ」にされ、右
側段２０２のデータ入力D2は常に低レベル「Ｌ」
にされている。シフトパルス入力S1には正極性パ
ルス検出回路２６の出力が印加され、また他のシ
フトパルス入力S2には負極性パルス検出回路２８
の出力が印加される。また、これらの正極性パル
ス検出回路２６および負極性パルス検出回路２８
の入力に接続する入力端子INには例えばPCM中
継器等において受信された、HDB3符号が印加さ
れる。
第２図に示されるように、本発明の実施例に係る
符号誤り検出回路の主要部はユニバーサル・シフ
トレジスタ２０および２個のアンドゲート２２，
２４によつて構成される。ユニバーサル・シフト
レジスタ２０は左右両方向にデータの転送が可能
なシフトレジスタでありライトシフト・レフトシ
フト・レジスタとも称される。同図に示されるユ
ニバーサル・シフトレジスタ２０は２段のもので
あり、市販の４段のユニバーサル・シフトレジス
タの一部を用いて構成することもできる。該ユニ
バーサル・シフトレジスタ２０の左側段２０１の
データ入力D1は常に高レベル「Ｈ」にされ、右
側段２０２のデータ入力D2は常に低レベル「Ｌ」
にされている。シフトパルス入力S1には正極性パ
ルス検出回路２６の出力が印加され、また他のシ
フトパルス入力S2には負極性パルス検出回路２８
の出力が印加される。また、これらの正極性パル
ス検出回路２６および負極性パルス検出回路２８
の入力に接続する入力端子INには例えばPCM中
継器等において受信された、HDB3符号が印加さ
れる。
ユニバーサル・シフトレジスタ２０の一般的動
作は次のようにして行なわれる。シフトパルス入
力S1にパルスが印加されるとデータ入力端子D1
からの高レベル入力即ち「１」が左側段２０１に
セツトされて出力Q1が「１」かつ出力1が
「０」となる。引き続きシフトパルス入力S1にパ
ルスが印加されると、該左側段２０１の内容デー
タ即ち「１」が右側にシフトされて右側段２０２
が「１」になるとともに、左側段２０１にもデー
タ入力D1からの高レベル入力即ち「１」がセツ
トされる。したがつて出力Q1およびQ2が共に
「１」になり、出力1および2が共に「０」に
なる。この状態でシフトパルス入力S2にパルスが
印加されると、データ入力端子D2からの低レベ
ル入力即ち「０」が右側段２０２にセツトされて
出力Q2が「０」かつ出力2が「１」になる。こ
のとき左側段２０１の出力Q1は「１」かつ出力
Ｑ1は「０」である。シフトパルス入力S2にさら
にパルスが印加されると右側段２０２の内容デー
タ即ち「０」が左側にシフトされて左側段２０１
が「０」になるとともに右側段２０２にもデータ
入力D2から「０」がセツトされる。したがつて、
出力Q1およびQ2が共に「０」になり、出力1お
よび2が共に「１」になる。
作は次のようにして行なわれる。シフトパルス入
力S1にパルスが印加されるとデータ入力端子D1
からの高レベル入力即ち「１」が左側段２０１に
セツトされて出力Q1が「１」かつ出力1が
「０」となる。引き続きシフトパルス入力S1にパ
ルスが印加されると、該左側段２０１の内容デー
タ即ち「１」が右側にシフトされて右側段２０２
が「１」になるとともに、左側段２０１にもデー
タ入力D1からの高レベル入力即ち「１」がセツ
トされる。したがつて出力Q1およびQ2が共に
「１」になり、出力1および2が共に「０」に
なる。この状態でシフトパルス入力S2にパルスが
印加されると、データ入力端子D2からの低レベ
ル入力即ち「０」が右側段２０２にセツトされて
出力Q2が「０」かつ出力2が「１」になる。こ
のとき左側段２０１の出力Q1は「１」かつ出力
Ｑ1は「０」である。シフトパルス入力S2にさら
にパルスが印加されると右側段２０２の内容デー
タ即ち「０」が左側にシフトされて左側段２０１
が「０」になるとともに右側段２０２にもデータ
入力D2から「０」がセツトされる。したがつて、
出力Q1およびQ2が共に「０」になり、出力1お
よび2が共に「１」になる。
本発明においては、このようなユニバーサル・
シフトレジスタ２０の動作を利用してHDBn符号
のデイジタル積分値を監視する。即ち、符号誤り
のないHDBn符号においては同極性のパルスが３
個以上連続することはなく、したがつてHDBn符
号のデイジタル積分値は最大２である。そこで、
HDBn符号のデイジタル積分値が３以上になつた
場合を検出してこれを符号誤りとする。
シフトレジスタ２０の動作を利用してHDBn符号
のデイジタル積分値を監視する。即ち、符号誤り
のないHDBn符号においては同極性のパルスが３
個以上連続することはなく、したがつてHDBn符
号のデイジタル積分値は最大２である。そこで、
HDBn符号のデイジタル積分値が３以上になつた
場合を検出してこれを符号誤りとする。
次に、第２図の符号誤り検出回路の動作を第３
図を用いて説明する。第２図の符号誤り検出回路
の入力端子INに例えば第３図ａの実線で示され
るようなHDB3符号が印加されたものとする。正
極性パルス検出回路２６の出力は第３図ｂ実線で
示されるようなものとなり、ユニバーサル・シフ
トレジスタ２０のシフトパルス入力S1に印加され
る。負極性パルス検出回路２８の出力は第３図ｃ
に示されるようなパルスとなり、ユニバーサル・
シフトレジスタ２０のシフトパルス入力S2に印加
される。入力のHDB3符号に符号誤りがない場合
は同極性のパルスが３個以上連続することはな
く、したがつて例えば正極性パルスが２個連続す
ることによつてユニバーサル・シフトレジスタ２
０の左側段２０１および右側段２０２が共に
「１」にセツトされ出力Q1およびQ2が共に「１」
となつても、さらに続けてシフトパルス入力S1に
パルスが印加されることはないからアンドゲート
２２の出力E1は「１」になることはない。同様
に、入力のHDB3符号に符号誤りがない場合は、
負極性パルスが２個連続することによつてユニバ
ーサル・シフトレジスタ２０の出力1および2
が共に「１」となつても、さらに続けてシフトパ
ルス入力S2にパルス入力が印加されることはない
からアンドゲート２４の出力E2は「１」になる
ことはない。
図を用いて説明する。第２図の符号誤り検出回路
の入力端子INに例えば第３図ａの実線で示され
るようなHDB3符号が印加されたものとする。正
極性パルス検出回路２６の出力は第３図ｂ実線で
示されるようなものとなり、ユニバーサル・シフ
トレジスタ２０のシフトパルス入力S1に印加され
る。負極性パルス検出回路２８の出力は第３図ｃ
に示されるようなパルスとなり、ユニバーサル・
シフトレジスタ２０のシフトパルス入力S2に印加
される。入力のHDB3符号に符号誤りがない場合
は同極性のパルスが３個以上連続することはな
く、したがつて例えば正極性パルスが２個連続す
ることによつてユニバーサル・シフトレジスタ２
０の左側段２０１および右側段２０２が共に
「１」にセツトされ出力Q1およびQ2が共に「１」
となつても、さらに続けてシフトパルス入力S1に
パルスが印加されることはないからアンドゲート
２２の出力E1は「１」になることはない。同様
に、入力のHDB3符号に符号誤りがない場合は、
負極性パルスが２個連続することによつてユニバ
ーサル・シフトレジスタ２０の出力1および2
が共に「１」となつても、さらに続けてシフトパ
ルス入力S2にパルス入力が印加されることはない
からアンドゲート２４の出力E2は「１」になる
ことはない。
これに対して入力のHDB3符号に符号誤りがあ
る場合、例えば第３図ａの点線で示される誤りパ
ルスＥがある場合はシフトパルス入力S1には第３
図ｂの点線部分を含むパルスが印加され、シフト
パルス入力S2には第３図ｃに示されるパルスが印
加される。したがつて、シフトパルス入力S1に連
続的に３個のパルスが印加されるため、ユニバー
サル・シフトレジスタ２０の出力Q1およびQ2が
共に「１」になつた後にさらに続けてシフトパル
ス入力S1にパルスが印加されることになり、第３
図ｄ点線で示されるようにアンドゲート２２の出
力E1が高レベル即ち「１」になつて符号誤りが
あることが検出され、正極性の誤りパルスがある
ことがわかる。同様に、HDB3符号に負極性のパ
ルスが３個以上検出された場合は、ユニバーサ
ル・シフトレジスタ２０の出力Q1およびQ2が共
に「０」即ち出力1および2が共に「１」にな
つた上でさらにシフトパルス入力S2にパルスが印
加されることになるからアンドゲート２４の出力
E2が「１」になつて負極性の誤りパルスが検出
されたことを示す。
る場合、例えば第３図ａの点線で示される誤りパ
ルスＥがある場合はシフトパルス入力S1には第３
図ｂの点線部分を含むパルスが印加され、シフト
パルス入力S2には第３図ｃに示されるパルスが印
加される。したがつて、シフトパルス入力S1に連
続的に３個のパルスが印加されるため、ユニバー
サル・シフトレジスタ２０の出力Q1およびQ2が
共に「１」になつた後にさらに続けてシフトパル
ス入力S1にパルスが印加されることになり、第３
図ｄ点線で示されるようにアンドゲート２２の出
力E1が高レベル即ち「１」になつて符号誤りが
あることが検出され、正極性の誤りパルスがある
ことがわかる。同様に、HDB3符号に負極性のパ
ルスが３個以上検出された場合は、ユニバーサ
ル・シフトレジスタ２０の出力Q1およびQ2が共
に「０」即ち出力1および2が共に「１」にな
つた上でさらにシフトパルス入力S2にパルスが印
加されることになるからアンドゲート２４の出力
E2が「１」になつて負極性の誤りパルスが検出
されたことを示す。
なお、上述において正極性パルス検出回路２６
および負極性パルス検出回路２８はそれぞれ
HDBn符号パルスと正の基準電圧およびHDBn符
号との負の基準電圧を比較する比較器等を用いる
ことによつて容易に実現できる。
および負極性パルス検出回路２８はそれぞれ
HDBn符号パルスと正の基準電圧およびHDBn符
号との負の基準電圧を比較する比較器等を用いる
ことによつて容易に実現できる。
このように、本発明によれば、きわめて簡単な
回路を用いることによつて、またきわめて簡単な
手順によつてHDBn符号の符号誤りを適確に検出
することが可能である。
回路を用いることによつて、またきわめて簡単な
手順によつてHDBn符号の符号誤りを適確に検出
することが可能である。
第１図は、HDBn符号、および、従来形の符号
誤り検出回路の動作を説明するための波形図、第
２図は、本発明の１実施例に係る符号誤り検出回
路を示すブロツク回路図、そして第３図は、第２
図の符号誤り検出回路の動作を説明するための波
形図である。 ２０……ユニバーサル・シフトレジスタ、２０
１……ユニバーサル・シフトレジスタ２０の左側
段、２０２……ユニバーサル・シフトレジスタ２
０の右側段、２２，２４……アンドゲート、２６
……正極性パルス検出回路、２８……負極性パル
ス検出回路。
誤り検出回路の動作を説明するための波形図、第
２図は、本発明の１実施例に係る符号誤り検出回
路を示すブロツク回路図、そして第３図は、第２
図の符号誤り検出回路の動作を説明するための波
形図である。 ２０……ユニバーサル・シフトレジスタ、２０
１……ユニバーサル・シフトレジスタ２０の左側
段、２０２……ユニバーサル・シフトレジスタ２
０の右側段、２２，２４……アンドゲート、２６
……正極性パルス検出回路、２８……負極性パル
ス検出回路。
Claims (1)
- 【特許請求の範囲】 １ HDBn符号を使用するデイジタル伝送システ
ムにおける符号誤り検出回路において、 前記HDBn符号から正極性のパルスを検出する
正極性パルス検出回路２６と、 前記HDBn符号から負極性のパルスを検出する
負極性パルス検出回路２８と、 ２段のシフトレジスタを有し、一方の段のシフ
トレジスタには前記正極性のパルスを入力して所
定の２値情報をセツトし、他方の段のシフトレジ
スタには前記負極性のパルスを入力して該所定の
２値情報の否定の２値情報をセツトし、前記正極
性のパルスまたは前記負極性のパルスが各段のシ
フトレジスタに連続して２個入力すると、前記一
方の段のシフトレジスタでセツトした該所定の２
値情報を前記他方の段のシフトレジスタに、また
は前記他方の段のシフトレジスタでセツトした該
所定の２値情報の否定の２値情報を前記一方の段
のシフトレジスタに転送するユニバーサル・シフ
トレジスタ２０と、 前記ユニバーサル・シフトレジスタ２０の各段
のシフトレジスタからの出力と前記正極性パルス
検出回路２６および前記負極性パルス検出回路２
８からの出力とをそれぞれ比較するゲート回路２
２，２４とを具備することを特徴とする符号誤り
検出回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11840380A JPS5744351A (en) | 1980-08-29 | 1980-08-29 | Code error detecting circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11840380A JPS5744351A (en) | 1980-08-29 | 1980-08-29 | Code error detecting circuit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5744351A JPS5744351A (en) | 1982-03-12 |
| JPH0124386B2 true JPH0124386B2 (ja) | 1989-05-11 |
Family
ID=14735784
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11840380A Granted JPS5744351A (en) | 1980-08-29 | 1980-08-29 | Code error detecting circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5744351A (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| IT8324267A0 (it) * | 1983-12-20 | 1983-12-20 | Italtel Spa | Disposizione circuitale atta a rilevare il tasso di errore in sistemi di trasmissione di tipo numerico. |
| JPS63142921A (ja) * | 1986-12-05 | 1988-06-15 | Fujitsu Ltd | Ｈｄｂ３符号デコ−ダ |
| JP2957665B2 (ja) * | 1990-09-07 | 1999-10-06 | 富士通株式会社 | Ｈｄｂ３，ａｍｉ符号則違反検出装置 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS55102959A (en) * | 1979-01-30 | 1980-08-06 | Lyonnaise Transmission | Method of serially transmitting binary data |
-
1980
- 1980-08-29 JP JP11840380A patent/JPS5744351A/ja active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS55102959A (en) * | 1979-01-30 | 1980-08-06 | Lyonnaise Transmission | Method of serially transmitting binary data |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5744351A (en) | 1982-03-12 |
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