JPS61239740A - 同期信号検出装置 - Google Patents
同期信号検出装置Info
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- JPS61239740A JPS61239740A JP60080153A JP8015385A JPS61239740A JP S61239740 A JPS61239740 A JP S61239740A JP 60080153 A JP60080153 A JP 60080153A JP 8015385 A JP8015385 A JP 8015385A JP S61239740 A JPS61239740 A JP S61239740A
- Authority
- JP
- Japan
- Prior art keywords
- pattern
- synchronization
- signal
- decoder
- synchronization signal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L7/00—Arrangements for synchronising receiver with transmitter
- H04L7/04—Speed or phase control by synchronisation signals
- H04L7/041—Speed or phase control by synchronisation signals using special codes as synchronising signal
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の利用分野〕
本発明は、ディジタル信号を伝送あるいは記録・再生す
る装置に係り、と〈Ｋディジタル変調を用いるシステム
に好適な同期信号検出装置に関する。
る装置に係り、と〈Ｋディジタル変調を用いるシステム
に好適な同期信号検出装置に関する。
従来の同期信号検出装置は、例えば特開昭５５−１０７
３６０号に開示のごとく、” １１００”のよりな゛パ
ターンを複数回繰り返した同期信号パターンに適用して
、ディジタル的に上記のようなパターンの繰り返しを検
出することにより、同期検出の精度、安定度を上げ、か
つ信号に誤りが多い場合にも、同期検出が可能なものが
あった。
３６０号に開示のごとく、” １１００”のよりな゛パ
ターンを複数回繰り返した同期信号パターンに適用して
、ディジタル的に上記のようなパターンの繰り返しを検
出することにより、同期検出の精度、安定度を上げ、か
つ信号に誤りが多い場合にも、同期検出が可能なものが
あった。
□゛ しかじ、同期信号パター・が上記のような
繰返しパターンで々い場合については配慮されていなか
った。
繰返しパターンで々い場合については配慮されていなか
った。
本発明の目的は、上記従来技術の欠点を除き通常よく用
いられるｍ系列信号パターンのような短かいパターンの
繰返しではない同期信号の場合にも、精度よく、安定に
同期検出ができ、かつ小さい回路規模で、信号に誤りが
多い場合にも、同期検出が可能な同期信号検出装置を提
供するにある。
いられるｍ系列信号パターンのような短かいパターンの
繰返しではない同期信号の場合にも、精度よく、安定に
同期検出ができ、かつ小さい回路規模で、信号に誤りが
多い場合にも、同期検出が可能な同期信号検出装置を提
供するにある。
この目的を達成するためＫ、本発明は、伝送データ中に
ディジタルパターンとして挿入された同期信号を有し、
ディジタル変調されて伝送される信号を復調するディジ
タル復調器の出力信号を処理する装置において、該ディ
ジタル復調器出力のディジタル信号が入力される同期信
号ハターン長に等しい段数のシフトレジスタト。
ディジタルパターンとして挿入された同期信号を有し、
ディジタル変調されて伝送される信号を復調するディジ
タル復調器の出力信号を処理する装置において、該ディ
ジタル復調器出力のディジタル信号が入力される同期信
号ハターン長に等しい段数のシフトレジスタト。
該シフトレジスタの各段出力が接続され、かつ該シフト
レジスタの内容が所定の同期信号パターンと一致した時
および伝送に用いられるディジタル変調に固有でしかも
、復調後忙発生する確率の高い誤りパターンを含む１つ
または複数の同期信号パターンと一致した時、同期検出
パルスを出力するデコーダとを備えるようＫした点に特
徴がある。
レジスタの内容が所定の同期信号パターンと一致した時
および伝送に用いられるディジタル変調に固有でしかも
、復調後忙発生する確率の高い誤りパターンを含む１つ
または複数の同期信号パターンと一致した時、同期検出
パルスを出力するデコーダとを備えるようＫした点に特
徴がある。
以下、本発明の実施例を図面でもって説明する。
第１図は本発明による同期信号検出装置の一実施例を衛
星放送受信機のディジタル音声信号処理回路に適用した
基本構成において示すブロック図であって、１はデータ
入力端子、２はクロック入力端子、３は１６段のシフト
レジスタ、４はデコーダ、５は出力端子である。
星放送受信機のディジタル音声信号処理回路に適用した
基本構成において示すブロック図であって、１はデータ
入力端子、２はクロック入力端子、３は１６段のシフト
レジスタ、４はデコーダ、５は出力端子である。
同図において、４相差動ｐｓｘ（ｐ人αｚｅ Ｓｈげｔ
Ｋすｉｎｇ）より復調されたディジタル信号は、データ
入力端子１から１６段のシフトレジスタ３に入力される
。同時に、クロック入力端子２へはディジタルデータに
同期したクロックが入力され、シフトレジスタ３のクロ
ック端子へ入力される。該シフトレジスタ３のＱＡ−Ｑ
ｐの各段出力はデコーダ４のＡ−７の入力にそれぞれ接
続されている。衛星放送の同期信号パターンは、＠００
０１００１１０１０１１１１０＠の１６ビットであり、
これ１／（４相差動ｐｓｉで生じる確率の高い誤りパタ
ーンを加えた全パターンを第２図に示す。デコーダ４は
Ａ−？の各入力が第２図に示した各値となった時、同期
検出パルスを出力端子５より出力する。例えば、同期信
号パターンの５ビット目と６ビット目に連続誤りのある
パターンがシフトレジスタ３に入力され、Ｑｐ −Ｑｔ
の値が順に’０００１１１１１０１０１１１１０’とな
った場合にも、デコーダ４のＡ−Ｐの入力は第２図の上
から１２番目に示すパターンと一致するので、出力端子
５からは同期検出パルスが出力される。デコーダ４は第
２図に示すように、４相差動ｐｓｘ復調時に発生する確
率の高い、２ビット連続誤り、１ビットおきの２ビット
誤り、２ビットおきの２ピット誤りの３種により生じる
同期信号パターン上の全ての誤りパターンに対して同期
検出パルスを出力するように構成されている。したがっ
て伝送信号に誤りが多く、同期信号パターン中にしばし
ば２ビット誤りが発生する状況のもとでも、安定に同期
信号を検出することが可能である。
Ｋすｉｎｇ）より復調されたディジタル信号は、データ
入力端子１から１６段のシフトレジスタ３に入力される
。同時に、クロック入力端子２へはディジタルデータに
同期したクロックが入力され、シフトレジスタ３のクロ
ック端子へ入力される。該シフトレジスタ３のＱＡ−Ｑ
ｐの各段出力はデコーダ４のＡ−７の入力にそれぞれ接
続されている。衛星放送の同期信号パターンは、＠００
０１００１１０１０１１１１０＠の１６ビットであり、
これ１／（４相差動ｐｓｉで生じる確率の高い誤りパタ
ーンを加えた全パターンを第２図に示す。デコーダ４は
Ａ−？の各入力が第２図に示した各値となった時、同期
検出パルスを出力端子５より出力する。例えば、同期信
号パターンの５ビット目と６ビット目に連続誤りのある
パターンがシフトレジスタ３に入力され、Ｑｐ −Ｑｔ
の値が順に’０００１１１１１０１０１１１１０’とな
った場合にも、デコーダ４のＡ−Ｐの入力は第２図の上
から１２番目に示すパターンと一致するので、出力端子
５からは同期検出パルスが出力される。デコーダ４は第
２図に示すように、４相差動ｐｓｘ復調時に発生する確
率の高い、２ビット連続誤り、１ビットおきの２ビット
誤り、２ビットおきの２ピット誤りの３種により生じる
同期信号パターン上の全ての誤りパターンに対して同期
検出パルスを出力するように構成されている。したがっ
て伝送信号に誤りが多く、同期信号パターン中にしばし
ば２ビット誤りが発生する状況のもとでも、安定に同期
信号を検出することが可能である。
第３図には、デコーダ４をＡＮＤ −ＯＲの２段ＰＬＡ
（Ｐｒｏｇｒａｎｃｒｔ＋ａｂＬｇ Ｌｏｇｉｃ Ａ
ｒｒａｙ ）で構成した場合の具体例を示す。この構成
において−Ｐ〜Ａの入力が衛星放送に用いられている同
期信号パターンに一致した場合、および４相差動ＰＳＫ
で特徴的な２ビット誤りによる誤りを含む同期信号パタ
ーンに一致した場合に、 ＯＵＴ端子から出力パルスが
得られる。第３図のＰＬＡパターンは、通常よく用いら
れるクワイン・ｉクラスキー法などにより、さらに規模
を縮小できるが。
（Ｐｒｏｇｒａｎｃｒｔ＋ａｂＬｇ Ｌｏｇｉｃ Ａ
ｒｒａｙ ）で構成した場合の具体例を示す。この構成
において−Ｐ〜Ａの入力が衛星放送に用いられている同
期信号パターンに一致した場合、および４相差動ＰＳＫ
で特徴的な２ビット誤りによる誤りを含む同期信号パタ
ーンに一致した場合に、 ＯＵＴ端子から出力パルスが
得られる。第３図のＰＬＡパターンは、通常よく用いら
れるクワイン・ｉクラスキー法などにより、さらに規模
を縮小できるが。
このままでも積項数は４９であり、したがって１６ビッ
ト中の全１〜２ピツトの誤りパターンを検１ 出す
る場合には、積項数１３７と比べて約１／３のサイズで
実現できる。また、同期信号パターンに加わる誤りで発
生する確率の低い余分なパターンを含まないので、デー
タ区間中の類似パターンを誤って同期信号として検出す
る確率を少なくでき、精度の良い同期検出が可能となる
、デコーダ４は４相差動ｐｓＫで特徴的な２ビット誤り
同期パターンと、１６種の全ての１ビット誤り同期パタ
ーンの場合に同期検出パルスを出力するようＫも構成で
きる。ＡＮＤ−ＯＲの２段ＰＬＡで構成した場合の例を
さらに第４図に示すが、この例では、第３図の例と比べ
て、さらに１／２以下にサイズを縮小できる。この場合
も発生確率の低い１ビット誤りパターンに対して、第３
図の例と比較して１０パターンだけ余分に同期検出パル
スを出力するに止まり、精度の良い同期検出が可能とな
る。
ト中の全１〜２ピツトの誤りパターンを検１ 出す
る場合には、積項数１３７と比べて約１／３のサイズで
実現できる。また、同期信号パターンに加わる誤りで発
生する確率の低い余分なパターンを含まないので、デー
タ区間中の類似パターンを誤って同期信号として検出す
る確率を少なくでき、精度の良い同期検出が可能となる
、デコーダ４は４相差動ｐｓＫで特徴的な２ビット誤り
同期パターンと、１６種の全ての１ビット誤り同期パタ
ーンの場合に同期検出パルスを出力するようＫも構成で
きる。ＡＮＤ−ＯＲの２段ＰＬＡで構成した場合の例を
さらに第４図に示すが、この例では、第３図の例と比べ
て、さらに１／２以下にサイズを縮小できる。この場合
も発生確率の低い１ビット誤りパターンに対して、第３
図の例と比較して１０パターンだけ余分に同期検出パル
スを出力するに止まり、精度の良い同期検出が可能とな
る。
以上５本発明を衛星放送受信機のディジタル音声信号処
理回路を例として説明したが、もちろん他のシステムに
適用しても同様に大きな効果がある。例えば、コンパク
トディスクにおいては、同期信号として１１ビット“１
“＋１１ビット”０”、または１１ビット°０”＋１１
ビット“１”のパターンが用いられるが、”０“から”
１°、または°１”から“０“への変化点の誤りの発生
確率が高い。したがって、正しいパターンの他、１０ビ
ット１１”＋１２ビット”０“、１０ビット＠０”＋１
２ビット１１”、１２ビット’Ｍ’＋ｌＯビット＠０”
、 １２ビット“０”＋１０ビット＠１”の４パター
ンをデコーダで検出するようにすれば、同期検出の安定
性を増大し、かつデコーダ規模の増大を最大を最小限と
することが可能である。なお、コンパクトディスクにお
けるような同期信号の場合には、シフトレジスタの代り
にカウンタを用いて、上記のようなパターンを検出する
ようにしても同様の効果がある。
理回路を例として説明したが、もちろん他のシステムに
適用しても同様に大きな効果がある。例えば、コンパク
トディスクにおいては、同期信号として１１ビット“１
“＋１１ビット”０”、または１１ビット°０”＋１１
ビット“１”のパターンが用いられるが、”０“から”
１°、または°１”から“０“への変化点の誤りの発生
確率が高い。したがって、正しいパターンの他、１０ビ
ット１１”＋１２ビット”０“、１０ビット＠０”＋１
２ビット１１”、１２ビット’Ｍ’＋ｌＯビット＠０”
、 １２ビット“０”＋１０ビット＠１”の４パター
ンをデコーダで検出するようにすれば、同期検出の安定
性を増大し、かつデコーダ規模の増大を最大を最小限と
することが可能である。なお、コンパクトディスクにお
けるような同期信号の場合には、シフトレジスタの代り
にカウンタを用いて、上記のようなパターンを検出する
ようにしても同様の効果がある。
第５図は本発明による同期信号検出装置の他の実施例を
示すブロック図であって、６はカウンタ、４αはデコー
ドパルス発生回路、４ｂ〜４ｄ。
示すブロック図であって、６はカウンタ、４αはデコー
ドパルス発生回路、４ｂ〜４ｄ。
はＲＳフリップ７０ツブ、４４〜４ｇはＡＮＤゲート４
人、４妃はＯＲゲートであって、第１図に対応する部分
には同一符号をつけて重複する説明を省略する。
人、４妃はＯＲゲートであって、第１図に対応する部分
には同一符号をつけて重複する説明を省略する。
第５図の実施例においては、シフトレジスタの代りにカ
ウンタ６が使用され、該カウンタ６とデコーダ４により
、同期信号パターンを検出する。デコーダ４はデコード
パルス発生回路４．。
ウンタ６が使用され、該カウンタ６とデコーダ４により
、同期信号パターンを検出する。デコーダ４はデコード
パルス発生回路４．。
ＲＥフリップフロップ４ｂ〜４ｄ、ＡＮＤゲート４６〜
す、 ＯＲゲート４ル、４ｉから成っている。カウンタ
６はＧ端子に入力されるディジタル信号のエツジ毎にリ
セットされ、該ディジタル信号の“０°区間または”１
”区間内でのＣＬＫ端子から入力されるクロック信号の
数をカウントシ、その出力はデコードパルス発生回路４
ａＫ供給されるｄ核デコードパルス発生回路４ａはディ
ジタル信号のエツジ毎にカウンタ６のカウント値をチェ
ックし、その値がＩＱ、１１．１２およびそれ以外の場
合に分け、それぞれの出力端子からパルスを出力する。
す、 ＯＲゲート４ル、４ｉから成っている。カウンタ
６はＧ端子に入力されるディジタル信号のエツジ毎にリ
セットされ、該ディジタル信号の“０°区間または”１
”区間内でのＣＬＫ端子から入力されるクロック信号の
数をカウントシ、その出力はデコードパルス発生回路４
ａＫ供給されるｄ核デコードパルス発生回路４ａはディ
ジタル信号のエツジ毎にカウンタ６のカウント値をチェ
ックし、その値がＩＱ、１１．１２およびそれ以外の場
合に分け、それぞれの出力端子からパルスを出力する。
正しい同期信号である場合には、まず、１１ビットがカ
ウントされ、Ｒ５７リツプ７０ツブ４ｃがセットされ、
ＡＮＩ）ゲー） ４ｆが開く。続いて、１１ビットがカ
ウントされると、ＡＮＤゲート４ｆを介してパルスが出
力され、ＯＲゲート４ルを介して出力端子５から同期検
出パルスが出力される。そしてＯＲゲート４１を介して
ＲＥフリップフロップ４ｃがリセットされ、ＡＮＤゲー
）４７が閉じる。誤りが発生して同期パターンが１０ビ
ット・１・＋１２ビット°０°となった場合には、まず
、１０ビットがカウントされ、ＲＳフリップ７０ツブ４
ｂがセットされてＡＮＤゲート４−が開き、かつ続いて
１２ビットがカウントされると、ＡＮＤゲート４−およ
びＯＲゲー）４Ａを介して同期検出パルスを出力し、Ｏ
Ｒゲート４ｉを介してＲＳフリップフａツブ４ｂをリセ
ットし、ＡＮＤゲート４−を閉じる−また、同期パター
ンが１２ビット＠１°＋１０ビット°０”の場合などＫ
は、同様にＲＳフリップフロップ４ｔＬ、 ＡＮＤゲー
） ｄｇＫよって同期検出パルスがＯＲゲート４Ａを介
して出力される。さらｋ。
ウントされ、Ｒ５７リツプ７０ツブ４ｃがセットされ、
ＡＮＩ）ゲー） ４ｆが開く。続いて、１１ビットがカ
ウントされると、ＡＮＤゲート４ｆを介してパルスが出
力され、ＯＲゲート４ルを介して出力端子５から同期検
出パルスが出力される。そしてＯＲゲート４１を介して
ＲＥフリップフロップ４ｃがリセットされ、ＡＮＤゲー
）４７が閉じる。誤りが発生して同期パターンが１０ビ
ット・１・＋１２ビット°０°となった場合には、まず
、１０ビットがカウントされ、ＲＳフリップ７０ツブ４
ｂがセットされてＡＮＤゲート４−が開き、かつ続いて
１２ビットがカウントされると、ＡＮＤゲート４−およ
びＯＲゲー）４Ａを介して同期検出パルスを出力し、Ｏ
Ｒゲート４ｉを介してＲＳフリップフａツブ４ｂをリセ
ットし、ＡＮＤゲート４−を閉じる−また、同期パター
ンが１２ビット＠１°＋１０ビット°０”の場合などＫ
は、同様にＲＳフリップフロップ４ｔＬ、 ＡＮＤゲー
） ｄｇＫよって同期検出パルスがＯＲゲート４Ａを介
して出力される。さらｋ。
これら以外のパターンが入力された場合には。
デコードパルス発生回路４αの＠Ｘ″端子からパル１
スが出力され、ＯＲゲート４暮を介してＲＥ ７リ
ツプフロツプ４ｈ〜４ｄがリセットされるため、同期検
出パルスは出力されない。
スが出力され、ＯＲゲート４暮を介してＲＥ ７リ
ツプフロツプ４ｈ〜４ｄがリセットされるため、同期検
出パルスは出力されない。
このように５例えば、同期信号が伝送データ中に１６ビ
ットのパターンとして挿入されている場合には、１６ビ
ットのシフトレジスタに入力信号を入力し、このシフト
レジスタの内容が同期信号パターンに一致した時に、同
期検出パルスを出力するようになしたデコーダを用いれ
ば、同期信号パターンがどのようなディジタルパターン
であっても精度よくかつ安定に同期検出ができる。この
方式において、信号に誤りが多い場合にも、同期検出が
可能なようＫするためには、パターン検出に用いるデコ
ーダを、正しい同期信号パターンの他Ｋ、誤りを含んだ
同期パターンの場合にも、同期検出パルスを出力するよ
うに構成すればよい。同期信号パターンの１６ビット中
に１ビットの誤りを含む場合にも、同期検出を可能とす
るＫは、正しい同期パターンと、１６極類の１ビット誤
り同期パターンの計１７のパターンのうちのどれかとシ
フトレジスタの内容が一致した時、同期パルスを出力す
るデコーダを用いればよい。このようなデコーダは、Ｒ
ＯＭ＋ＰＬＡを用いることにより、簡単に構成できる。
ットのパターンとして挿入されている場合には、１６ビ
ットのシフトレジスタに入力信号を入力し、このシフト
レジスタの内容が同期信号パターンに一致した時に、同
期検出パルスを出力するようになしたデコーダを用いれ
ば、同期信号パターンがどのようなディジタルパターン
であっても精度よくかつ安定に同期検出ができる。この
方式において、信号に誤りが多い場合にも、同期検出が
可能なようＫするためには、パターン検出に用いるデコ
ーダを、正しい同期信号パターンの他Ｋ、誤りを含んだ
同期パターンの場合にも、同期検出パルスを出力するよ
うに構成すればよい。同期信号パターンの１６ビット中
に１ビットの誤りを含む場合にも、同期検出を可能とす
るＫは、正しい同期パターンと、１６極類の１ビット誤
り同期パターンの計１７のパターンのうちのどれかとシ
フトレジスタの内容が一致した時、同期パルスを出力す
るデコーダを用いればよい。このようなデコーダは、Ｒ
ＯＭ＋ＰＬＡを用いることにより、簡単に構成できる。
ところで、衛星放送の音声信号のように、伝送データが
４相差動ｐｓｘ変調されている場合には、受信機で差動
復調する時に誤り伝播を生じ２ビットの対になった誤り
が生じる。このような２ビット誤りの発生確率の高いシ
ステムで、誤りを含んだ同期パターンの場合にも同期検
出を可能とするためには、同期パターン前後の誤りによ
り伝播して同期パターン内に生じる１ビットの誤りも考
慮して、同期パターン検出に用いるデコーダを、全ての
１，２ビット誤りを含んだ同調パターンの場合にも同期
検出パルスを出力するよ５に構成すればよい。例えば、
衛星放送のように、１６ビットの同期信号パターンを用
いている場合には、１６ビット中の全ての２ビット誤り
の数１２０パターンと、全ての１ビット誤’） のｉ１
６パターン、および正しい同期バター７の合計１３７パ
ターンに対して同期検出パルスを出力するように構成す
ればよい。
４相差動ｐｓｘ変調されている場合には、受信機で差動
復調する時に誤り伝播を生じ２ビットの対になった誤り
が生じる。このような２ビット誤りの発生確率の高いシ
ステムで、誤りを含んだ同期パターンの場合にも同期検
出を可能とするためには、同期パターン前後の誤りによ
り伝播して同期パターン内に生じる１ビットの誤りも考
慮して、同期パターン検出に用いるデコーダを、全ての
１，２ビット誤りを含んだ同調パターンの場合にも同期
検出パルスを出力するよ５に構成すればよい。例えば、
衛星放送のように、１６ビットの同期信号パターンを用
いている場合には、１６ビット中の全ての２ビット誤り
の数１２０パターンと、全ての１ビット誤’） のｉ１
６パターン、および正しい同期バター７の合計１３７パ
ターンに対して同期検出パルスを出力するように構成す
ればよい。
一方、これらの誤りを含んだ同期パターン中システムで
用いる変復調方式などの性質上、発生する確率が他より
低いパターンに対しては誤りピット数が同じであっても
同期検出パルスを出力しないようにデコーダを構成する
と大きな効果を生じる。つまり、発生する確率の高い誤
りパターンは全て同期信号として検出することにより同
期検出の安定性を確保し、かつ同期信号部分以外の信号
データ中に出現する同期信号パターンに類似したパター
ンを、誤って同期ノくターンとして検出する確率を下げ
ることにより同期検出の精度を向上することができる。
用いる変復調方式などの性質上、発生する確率が他より
低いパターンに対しては誤りピット数が同じであっても
同期検出パルスを出力しないようにデコーダを構成する
と大きな効果を生じる。つまり、発生する確率の高い誤
りパターンは全て同期信号として検出することにより同
期検出の安定性を確保し、かつ同期信号部分以外の信号
データ中に出現する同期信号パターンに類似したパター
ンを、誤って同期ノくターンとして検出する確率を下げ
ることにより同期検出の精度を向上することができる。
また同期検出パルスを出力するパターンの数が少々くな
れば、デコーダの回路規模を低減することができる。
れば、デコーダの回路規模を低減することができる。
例えば、衛星放送において、ディジタル信号は４相差動
ｐｓｘ変調されており、その性質上、復調後のディジタ
ル信号に２ビットの対になった誤りが生じるが、その誤
りバター／は２ビット連続、１ビット正しいビットをは
さんだ２ビット誤り、２ビット正しいビットをはさんだ
２ビット誤りの３種に々る。したがって、この場合には
同期パターン検出デコーダを、１６ビットの同期信号パ
ターン中の２ビット連続誤りパターン１５パターンと、
１ビットおきの２ビット誤りパターン１４パターン、２
ビットおきの２ビット誤りパターン１３パターンおよび
同期信号パターンの前に発生した２ビット誤りの後半が
同期信号パターン内の１ビット誤りとなる３パターンと
、逆に同期信号パターン内に発生した２ビット誤りの後
半が同期信号パターンの後のデータの誤りとなる１ビッ
ト誤り３パターンの計４８パターンおよび正しい同期信
号パターンに対して同期検出パルスを出力するように構
成すればよい。この場合、１．２ビット誤りの全パター
ン検出と比ベデコーダ規模を約１／３にできる。
ｐｓｘ変調されており、その性質上、復調後のディジタ
ル信号に２ビットの対になった誤りが生じるが、その誤
りバター／は２ビット連続、１ビット正しいビットをは
さんだ２ビット誤り、２ビット正しいビットをはさんだ
２ビット誤りの３種に々る。したがって、この場合には
同期パターン検出デコーダを、１６ビットの同期信号パ
ターン中の２ビット連続誤りパターン１５パターンと、
１ビットおきの２ビット誤りパターン１４パターン、２
ビットおきの２ビット誤りパターン１３パターンおよび
同期信号パターンの前に発生した２ビット誤りの後半が
同期信号パターン内の１ビット誤りとなる３パターンと
、逆に同期信号パターン内に発生した２ビット誤りの後
半が同期信号パターンの後のデータの誤りとなる１ビッ
ト誤り３パターンの計４８パターンおよび正しい同期信
号パターンに対して同期検出パルスを出力するように構
成すればよい。この場合、１．２ビット誤りの全パター
ン検出と比ベデコーダ規模を約１／３にできる。
叙上のごとく１本発明はコンパクトディスク、
ｉｎ、ｌう′同期信号、＜ ｐ −７Ｋ ４１有効１
あり・また、他の変調方式にも適用できる。さらに、パ
ターンの長さがビット長の整数倍でなくても、検出に用
いるクロックの周波数を選択することで対応でき、４．
５ビット“１”＋４．５ビット＠０”のようなパターン
でも検出できる。
ｉｎ、ｌう′同期信号、＜ ｐ −７Ｋ ４１有効１
あり・また、他の変調方式にも適用できる。さらに、パ
ターンの長さがビット長の整数倍でなくても、検出に用
いるクロックの周波数を選択することで対応でき、４．
５ビット“１”＋４．５ビット＠０”のようなパターン
でも検出できる。
以上説明したよ５Ｋ、本発明によれば、少ない回路規模
で発生確率の高い誤りパターンを有する同調信号パター
ンを検出できかつ必要以上忙多くのパターンに対して同
期信号として検出することを防止できるので、信号に誤
りが多い場合にも精度よくかつ安定して同期信号を検出
することができ、上記従来技術の欠点を除いて優れた機
能の同期信号検出装置を提供することができる。
で発生確率の高い誤りパターンを有する同調信号パター
ンを検出できかつ必要以上忙多くのパターンに対して同
期信号として検出することを防止できるので、信号に誤
りが多い場合にも精度よくかつ安定して同期信号を検出
することができ、上記従来技術の欠点を除いて優れた機
能の同期信号検出装置を提供することができる。
第１図は本発明による同期信号検出装置の一実施例を示
すブロック図、第２図はこの実施例において同期検出パ
ルスを出力する信号パターンを示すパターン図、第３図
および第４図はこの実施例のデコーダをＡＮＤ −ＯＲ
の２段ＰＬＡで構成した場合のＰＬＡ構成図、第５図は
本発明による同期信号検出装置の他の実施例を示すブロ
ック図である。
すブロック図、第２図はこの実施例において同期検出パ
ルスを出力する信号パターンを示すパターン図、第３図
および第４図はこの実施例のデコーダをＡＮＤ −ＯＲ
の２段ＰＬＡで構成した場合のＰＬＡ構成図、第５図は
本発明による同期信号検出装置の他の実施例を示すブロ
ック図である。
Claims (1)
- 【特許請求の範囲】 １、伝送データ中にディジタルパターンとして挿入され
た同期信号を有し、ディジタル変調されて伝送される信
号を復調するディジタル復調器の出力信号を処理する装
置において、該ディジタル復調器出力のディジタル信号
が入力される同期信号パターン長に等しい段数のシフト
レジスタと、該シフトレジスタの各段出力が接続されそ
して該シフトレジスタの内容が所定の同期信号パターン
と一致した時および伝送に用いられるディジタル変調に
固有でかつ復調後に発生する確率の高い誤りパターンを
含む１つまたは複数の同期信号パターンと一致した時同
期検出パルスを出力するデコーダとを備えたことを特徴
とする同期信号検出装置。 ２、特許請求の範囲第１項において、伝送に用いられる
ディジタル変調方式が４相差動ＰＳＫである場合には、
デコーダは、２ビット連続誤り、１ビットおきの２ビッ
ト誤り、２ビットおきの２ビット誤りの３種の誤りによ
る誤りパタンを含む同期信号パタンを検出した時に同期
検出パルスを出力するデコーダであることを特徴とする
同期信号検出装置。 ３、特許請求の範囲第１項において、同期信号パタンが
、一定の長さの“０”レベル信号区間と一定の長さの“
１”レベル信号区間との組合せまたはその逆極性のパタ
ンである場合にはデコーダは両レベル信号区間の境界の
前後１ビットまたは所定の１区間の誤りを含む同期信号
パタンを検出した時に同期検出パルスを出力するデコー
ダであることを特徴とする同期信号検出装置。 ４、特許請求の範囲第１項乃至第３項のいずれかの項に
おいて、デコーダは、ディジタル信号の“０”レベル区
間、“１”レベル区間の長さを計測するカウンタの出力
に接続され、カウンタの計測した値が所定の同期信号パ
タン及び誤りを含む同期信号パタンと一致した時に同期
検出パルスを出力するデコーダであることを特徴とする
同期信号検出装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60080153A JPS61239740A (ja) | 1985-04-17 | 1985-04-17 | 同期信号検出装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60080153A JPS61239740A (ja) | 1985-04-17 | 1985-04-17 | 同期信号検出装置 |
Related Child Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3154362A Division JPH0728281B2 (ja) | 1991-06-26 | 1991-06-26 | 同期信号検出装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61239740A true JPS61239740A (ja) | 1986-10-25 |
Family
ID=13710348
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60080153A Pending JPS61239740A (ja) | 1985-04-17 | 1985-04-17 | 同期信号検出装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61239740A (ja) |
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1985
- 1985-04-17 JP JP60080153A patent/JPS61239740A/ja active Pending
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