WO2011096025A1

WO2011096025A1 - 遅延検波回路および受信装置

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Publication number: WO2011096025A1
Application number: PCT/JP2010/004451
Authority: WO
Inventors: 梅田直樹; 前田充
Original assignee: パナソニック電工株式会社
Priority date: 2010-02-04
Filing date: 2010-07-08
Publication date: 2011-08-11
Also published as: US20120294394A1; KR20120112837A; US8831152B2; JPWO2011096025A1; JP5480302B2; CN102763390B; KR101390597B1; CN102763390A

Abstract

　本発明は、低コストで消費電力を低減することができる遅延検波回路およびこの遅延検波回路を用いた受信装置を提供する。本発明にかかる遅延検波回路は、受信した２相位相変調方式の受信波に基づいて送信装置によって送信されたデータを復号する復号処理の一部を行うものである。そして、本発明にかかる受信装置は、このような遅延検波回路を用いるものである。このため、本発明にかかる遅延検波回路および受信装置は、低コストで消費電力を低減することができる。

Description

遅延検波回路および受信装置

　本発明は、受信した２相位相変調方式の受信波に基づいて送信装置によって送信されたデータを復号する復号処理の一部を行う遅延検波回路およびこの遅延検波回路を用いた受信装置に関する。

　近年、通信技術の進展により様々な技術分野でネットワーク化が進んでおり、建物内の様々な機器がネットワークに接続されつつある。例えば、集合住宅、庁舎、ホール、商業ビルおよびオフィスビル等のビルあるいは戸別住宅の建物内には、照明機器、空調機器、計測機器および防犯機器等の様々な機器が設置されており、これら機器は、所定の伝送路によって相互に接続されることによってネットワーク化され、さらに近年では、監視制御装置がこのネットワークに接続されることによって集中的に監視および／または制御すること（集中的に監視および制御のうちの少なくとも一方を行うこと）が可能となってきている。

　このような複数の機器をネットワーク化することによって集中的に監視および／または制御する監視制御システムでは、主にコマンドデータや監視データ等のデータを送受信する監視制御用の通信プロトコルが用いられる。このような監視制御用の通信プロトコルには、例えば、典型的な通信プロトコルであるＲＳ４８５規格に従った通信プロトコルや、エシェロン社が開発した知的分散制御ネットワーク技術であるＬｏｎＷｏｒｋｓ（Local Operating Network、ＬＯＮ、ロンワークス）（登録商標）や、パナソニック電工社が提唱するＮＭＡＳＴ（登録商標）等がある。このＮＭＡＳＴは、配線トポロジーがフリーであり、伝送路にペア線を用いることができる等の特徴を有している。

　また、このようなネットワークを伝送する通信信号からそれに収容されているデータを取り出すためには、復号する必要がある。この復号には、例えば、ネットワークから受信した通信信号（受信信号）から一定位相の信号を抽出（搬送波再生）し、これを基準（基準位相信号）に復号を行う同期検波方式や、隣り合うシンボル（タイムスロット）の受信波の位相を比較することによって、すなわち１シンボル前の信号を基準にこの信号と同位相である場合にはそのデータの値を“０”（または“１”）とするとともに、この信号と異なる位相である場合にはそのデータの値を“１”（または“０”）とすることによって、復号を行う遅延検波方式等がある。この遅延検波方式は、前記のように復号を行うため、同期検波方式のように搬送波再生を行って基準位相信号を生成する必要がない。

　このような遅延検波方式による回路は、例えば、特許文献１に開示の遅延検波回路がある。この特許文献１に開示の遅延検波回路は、受信した２相ＰＳＫ変調波の中間周波信号を方形波信号に変換し増幅するリミッタアンプと、該方形波信号の内の立ち上がりエッジのみを取り出すエッジ検出部と、該中間周波信号の周波数による周期を有するノコギリ波信号を発生するノコギリ波発生器と、該立ち上がりエッジにより該ノコギリ波信号をサンプル・ホールドして受信信号の位相を電圧として検出する第１のサンプル・ホールド回路と、該サンプル・ホールドされた信号を１シンボル遅らせたタイミング信号により更にサンプル・ホールドする第２のサンプル・ホールド回路と、両サンプル・ホールドの出力信号間で減算を行うことにより隣り合った２シンボル間の位相差を検出する減算回路と、該減算回路の出力信号に同期したシンボルタイミング信号を生成するタイミング再生回路と、該減算回路の出力信号を該タイミング信号により識別して再生データを出力する識別回路とを備えている。

　ところで、遅延検波回路は、一般的な回路と同様に、低コスト化や低消費電力化が要請されている。

特開平５－１８３５９３号公報

　本発明は、上述の事情に鑑みて為された発明であり、その目的は、前記特許文献１に開示の遅延検波回路と異なる構成によって、低コストで消費電力を低減することができる遅延検波回路およびこの遅延検波回路を用いた受信装置を提供することである。

　本発明にかかる遅延検波回路は、受信した２相位相変調方式の受信波に基づいて送信装置によって送信されたデータを復号する復号処理の一部を行うものである。そして、本発明にかかる受信装置は、このような遅延検波回路を用いるものである。このため、本発明にかかる遅延検波回路および受信装置は、低コストで消費電力を低減することができる。

　上記並びにその他の本発明の目的、特徴及び利点は、以下の詳細な記載と添付図面から明らかになるであろう。

実施形態における通信装置の構成を示す図である。図１に示す通信装置における受信回路の構成を示す図である。図１に示す通信装置で用いられる通信信号のフレーム構成を示す図である。図１に示す通信装置におけるトラッキング部の動作を説明するための図である。図１に示す通信装置における復号回路の構成を示す図である。

　以下、本発明にかかる実施の一形態を図面に基づいて説明する。なお、各図において同一の符号を付した構成は、同一の構成であることを示し、適宜、その説明を省略する。

　図１は、実施形態における通信装置の構成を示す図である。図２は、実施形態の通信装置における受信回路の構成を示す図である。図３は、実施形態における通信装置で用いられる通信信号のフレーム構成を示す図である。図４は、実施形態の通信装置におけるトラッキング回路の動作を説明するための図である。図５は、実施形態の通信装置における復号回路の構成を示す図である。図５（Ａ）は、復号回路の第１の構成を示し、図５（Ｂ）は、復号回路の第２の構成を示す。

　本実施形態の通信装置Ｍは、ネットワークを介して接続される他の通信装置（不図示）から送信された通信信号を受信する受信装置としての機能と、前記ネットワークを介して前記他の通信装置またはさらに他の通信装置（不図示）へ通信信号を送信する送信装置としての機能とを備える装置である。この通信信号には、本実施形態では、例えば、差動型２相位相変調方式（ＤＢＰＳＫ方式）が採用されており、送信すべきデータがＤＢＰＳＫ方式によって符号化（変調）され、通信信号の送信波が生成されている。ＤＢＰＳＫ方式では、前記送信すべきデータの値が“０”の場合には互いに隣り合う２個のシンボル間における位相変化量が“０”（または“π”）であり、前記送信すべきデータの値が“１”の場合には前記位相変化量が“π”（または“０”）である。

　このような通信装置Ｍは、例えば、図１に示すように、ブリッジダイオード回路１によって伝送路ＰＬに接続され、受電部２と、アナログフロントエンド部（ＡＦＥ部）３と、通信部４と、入出力インタフェース部（入出力ＩＦ部）５とを備えて構成される。

　伝送路ＰＬは、通信信号を伝播（伝送）するための媒体であり、前記ネットワークに接続されている、あるいは、前記ネットワークの一部を構成するものである。伝送路ＰＬは、本実施形態では、例えば、一対のペア線である。本実施形態では、通信装置Ｍは、上述のようにブリッジダイオード回路１を介して一対のペア線に接続されるので、当該通信装置Ｍをペア線に接続する際の配線極性がペア線に対し無極性であり、ペア線の極性を勘案することなくペア線に接続することができる。すなわち、ブリッジダイオード回路１の１対の入力端における一方端および他方端を、ペア線の電圧ラインおよび接地ラインにそれぞれ接続しても、ペア線の接地ラインおよび電圧ラインにそれぞれ接続しても良い。

　受電部２は、ブリッジダイオード回路１に接続され、ブリッジダイオード回路１を介して伝送路ＰＬを流れる電力から、本通信装置Ｍを駆動する駆動電力を生成する回路である。受電部２は、本実施形態では、例えば、伝送路ＰＬを伝播する通信信号の通信帯域に対して高インピーダンスになるインピーダンスアッパ回路２１と、交流電力から直流電力を生成する電源回路２２とを備えて構成される。通信帯域に対して高インピーダンスとは、伝送路ＰＬを伝播する通信信号の伝送距離に与える影響が少ないという意味である。インピーダンスアッパ回路２１は、例えば、伝送路ＰＬを伝播する通信信号の通信帯域に対して高インピーダンスになるインダクタを備えて構成される。電源回路２２は、例えば、三端子レギュレータとコンデンサとを備えて構成され、交流電力から、所定の定電圧の駆動電力を生成する。

　伝送路ＰＬを流れる電力は、ブリッジダイオード回路１を介して受電部２へ給電される。受電部２は、インピーダンスアッパ回路２１を介して給電された前記電力を、電源回路２２によって、前記所定の定電圧の駆動電力に変換し、前記所定の定電圧をＡＦＥ部３および通信部４等の、通信装置Ｍにおける駆動電力の必要な各部へ供給する。

　ＡＦＥ部３は、ブリッジダイオード回路１に接続され、ブリッジダイオード回路１を介して、伝送路ＰＬと通信部４とを互いに結合する回路であり、ＡＦＥ部３は、ブリッジダイオード回路１を介して、伝送路ＰＬから通信信号に依る受信波を取り出して通信部４へ出力するとともに、通信部４からの通信信号に依る送信波を、ブリッジダイオード回路１を介して、伝送路ＰＬへ送出するものである。ＡＦＥ部３は、本実施形態では、例えば、コンデンサＣ１、Ｃ２と、増幅器３１と、リミッタアンプ３２とを備えて構成される。コンデンサＣ１、Ｃ２は、伝送路ＰＬを流れる電力成分の周波数、すなわち、少なくとも通信信号による電力成分を除く電力成分の周波数をカット（遮断）する素子である。コンデンサＣ１は、その一方端が増幅器３１の出力端に接続され、その他方端がブリッジダイオード回路１の電圧ラインに接続され、これによって増幅器３１とブリッジダイオード回路１との間に介在されている。コンデンサＣ２は、その一方端がブリッジダイオード回路１の電圧ラインに接続され、その他方端が後述の増幅器ＡＰの入力端に接続され、これによってブリッジダイオード回路１と増幅器ＡＰとの間に介在されている。増幅器３１は、通信部４から入力された通信信号を所定の増幅率で増幅する回路であり、受電部２から供給された駆動電力によって駆動する。

　リミッタアンプ３２は、ブリッジダイオード回路１およびコンデンサＣ２を介して伝送路ＰＬから受信した受信波の振幅を所定の一定値で制限することによって前記受信波を略方形の波形である方形波信号に変換し、そして増幅する回路である。リミッタアンプ３２は、その出力特性がヒステリシスを持っており、所定に閾値以上の電圧値が入力されると、ハイレベルの所定の電圧値を出力し、前記所定の閾値未満の電圧値が入力されると、ローレベルの所定の電圧値を出力する。リミッタアンプ３２は、増幅器ＡＰへ受電部２から駆動電力が供給されることによって、駆動する。

　伝送路ＰＬを伝播する通信信号による通信波は、ブリッジダイオード回路１を介して受信波として受信され、この受信波は、ＡＦＥ部３のコンデンサＣ２を介してリミッタアンプ３２へ入力され、受信波の振幅レベルに応じて方形波信号に変換され、増幅される。そして、この増幅された受信波による方形波信号は、ＡＦＥ部３のリミッタアンプ３２から通信部４へ出力される。また、通信部４で生成された通信信号は、通信部４からＡＦＥ部３の増幅器３１へ入力され、所定の増幅率で増幅され、コンデンサＣ１およびブリッジダイオード回路１介して伝送路ＰＬへ送出される。

　リミッタアンプ３２は、本実施形態では、さらに、通信に使用している通信帯域（伝送帯域）のみを抽出するバンドパスフィルタ（ＢＰＦ）の機能を兼ね備えたアクティブフィルタとしてもよい。これによって前記通信帯域を除く周波数の信号をノイズとして除去することができる。

　通信部４は、受電部２およびＡＦＥ部３のそれぞれに接続され、ＡＦＥ部３のリミッタアンプ３２から入力された方形波信号に基づいて通信信号のデータを復号（復調）するとともに、送信すべきデータを通信信号に符号化（変調）する回路である。通信部４は、本実施形態では、例えば、送信すべきデータを通信信号に符号化（変調）する送信回路４１と、ＡＦＥ部３のリミッタアンプ３２の出力に基づいて通信信号のデータを復号（復調）する受信回路４２とを備えて構成される。受信回路４２の詳細については、後述する。

　入出力ＩＦ部５は、通信部４に接続され、本通信装置Ｍと外部の機器との間でデータを入出力するためのインタフェース回路である。入出力ＩＦ部５に前記外部の機器が接続されている場合に、前記外部の機器から入出力ＩＦ部５に入力されたデータは、通信部４の送信回路４１へ出力され、通信部４の送信回路４１によって符号化（変調）され、一方、通信部４の受信回路４２で復号（復調）されたデータは、入出力ＩＦ部５へ出力され、前記外部の機器へ出力される。

　前記受信回路４２は、例えば、図２に示すように、遅延検波回路Ｓと、トラッキング回路８と、復号回路９とを備えて構成されている。

　遅延検波回路Ｓは、ＡＦＥ部３におけるリミッタアンプ３２の出力端に接続され、リミッタアンプ３２の出力が入力され、受信波が通信信号であるか否かを調べる回路である。より具体的には、遅延検波回路Ｓは、前記受信波に対し遅延相関演算を行う遅延相関演算回路６と、遅延相関演算回路６の出力に基づいて前記受信波が前記他の通信装置によって送信された通信信号であるか否かを調べる捕捉回路７と、遅延相関演算回路６の出力に基づいてデータの復号を行う復号回路９へ遅延相関演算回路６の出力を出力するための出力部ＳＬとを備えて構成される。本実施形態では、まず、捕捉回路７が動作し、遅延相関演算回路６の出力に基づいて前記他の送信装置によって送信された通信信号を捕捉する。その後、後述の復号回路９が動作し、後述のプリアンブル部の終了を検出する。

　出力部ＳＬは、本実施形態では、遅延相関演算回路６と復号回路９とをつなぐ配線（例えばリード線や基板の配線パターンや集積回路における配線パターン等を含む）である。なお、出力部ＳＬは、この配線に限定されるものではなく、例えば、遅延相関演算回路６の出力を出力するための端子等であってもよい。

　遅延相関演算回路６は、ＡＦＥ部３のリミッタアンプ３２に接続され、例えば、Ｉ用乗算器（Ｉ用ミキサ）６１Ｉと、Ｉ用ナイキストフィルタ６２Ｉと、Ｉ用シフトレジスタ６３Ｉと、Ｉ用相関演算回路６４Ｉと、Ｑ用乗算器（Ｉ用ミキサ）６１Ｑと、Ｑ用ナイキストフィルタ６２Ｑと、Ｑ用シフトレジスタ６３Ｑと、Ｑ用相関演算回路６４Ｑと、加算器６５とを備えて構成される。ＡＦＥ部３のリミッタアンプ３２の出力は、所定のサンプリング間隔でサンプリングされて受信回路４２に入力され、遅延相関演算回路６に入力される。サンプリング間隔は、いわゆる標本化定理によって決定されるが、本実施形態では、１シンボルの波形を、予め設定された所定の個数ｎのサンプリング点でサンプリングするように設定されている。

　Ｉ用乗算器６１Ｉは、ＡＦＥ部３のリミッタアンプ３２に接続され、リミッタアンプ３２の出力とローカル周波数ωのｓｉｎωｔとを乗算することによってＩ信号成分を生成する回路である。Ｉ用ナイキストフィルタ６２Ｉは、Ｉ用乗算器６１Ｉに接続され、Ｉ用乗算器６１Ｉから出力されたＩ信号成分を所定のナイキストフィルタ特性でフィルタリングする回路である。受信用のナイキストフィルタは、送信用のナイキストフィルタとセット（組）で、ナイキストフィルタ特性を持つように構成してある。Ｉ用シフトレジスタ６３Ｉは、Ｉ用ナイキストフィルタ６２Ｉに接続され、Ｉ用ナイキストフィルタ６２Ｉの出力を所定のビット数分で記憶する回路である。本実施形態では、１シンボルの波形を前記ｎ個のサンプリング点でサンプリングするように受信回路４２が構成されていることから、Ｉ用シフトレジスタ６３Ｉは、１シンボル分のデータを記憶することができるように、ｎビットで構成されている。シフトレジスタは、１ビットのデータ（値）を記憶するフリップフロップを複数個カスケード接続したディジタル回路であって、前記１ビットのデータがその回路内を順次に移動（シフト）する回路である。Ｉ用相関演算回路６４Ｉは、Ｉ用ナイキストフィルタ６２ＩおよびＩ用シフトレジスタ６３Ｉに接続され、Ｉ用ナイキストフィルタ６２Ｉの出力とＩ用シフトレジスタ６３Ｉの出力との相関演算を行う回路である。これによってＩ信号成分に対し遅延相関演算が行われる。

　また同様に、Ｑ用乗算器６１Ｑは、ＡＦＥ部３のリミッタアンプ３２に接続され、リミッタアンプ３２の出力とローカル周波数ωの－ｃｏｓωｔとを乗算することによってＱ信号成分を生成する回路である。Ｑ用ナイキストフィルタ６２Ｑは、Ｑ用乗算器６１Ｑに接続され、Ｑ用乗算器６１Ｑから出力されたＱ信号成分を所定のナイキストフィルタ特性でフィルタリングする回路である。この受信用のナイキストフィルタは、送信用のナイキストフィルタとセット（組）で、ナイキストフィルタ特性を持つように構成してある。Ｑ用シフトレジスタ６３Ｑは、Ｑ用ナイキストフィルタ６２Ｑに接続され、Ｑ用ナイキストフィルタ６２Ｑの出力を所定のビット数分で記憶する回路である。Ｑ用シフトレジスタ６３Ｑは、１シンボル分のデータを記憶することができるように、ｎビットで構成されている。Ｑ用相関演算回路６４Ｑは、Ｑ用ナイキストフィルタ６２ＱおよびＱ用シフトレジスタ６３Ｑに接続され、Ｑ用ナイキストフィルタ６２Ｑの出力とＱ用シフトレジスタ６３Ｑの出力との相関演算を行う回路である。これによってＱ信号成分に対し遅延相関演算が行われる。

　加算器６５は、Ｉ用相関演算回路６４ＩおよびＱ用相関演算回路６４Ｑのそれぞれに接続され、Ｉ用相関演算回路６４Ｉの出力およびＱ用相関演算回路６４Ｑの出力を加算する回路である。この加算結果は、遅延相関演算回路６の出力として、出力部ＳＬによって、捕捉回路７および復号回路９のそれぞれへ出力される。

　捕捉回路７は、遅延相関演算回路６に接続され、例えば、図２に示すように、２乗演算回路７１と、第１閾値比較回路７２と、ｓｙｎｃ用シフトレジスタ７３と、候補比較回路７４と、一致判定回路７５と、パターン候補記憶回路７６とを備えて構成される。

　２乗演算回路７１は、遅延相関演算回路６の加算器６５に接続され、遅延相関演算回路６の出力、すなわち、加算器６５の出力に対しその２乗を演算する回路である。第１閾値比較回路７２は、２乗演算回路７１に接続され、２乗演算回路７２の出力（２乗結果）と予め設定された所定の第１閾値Ｔｈ１とを比較することによって２乗演算回路７１の出力を２値化する回路である。ｓｙｎｃ用シフトレジスタ７３は、第１閾値比較回路７２に接続され、第１閾値比較回路７２の出力（第１閾値比較結果）を所定のビット数で記憶する回路である。ｓｙｎｃ用シフトレジスタ７３は、１シンボル分のデータを記憶することができるように、ｎビットで構成されている。

　遅延相関演算回路６の出力は、２乗演算回路７１によってその２乗が演算され、この２乗結果が第１閾値比較回路７２によって前記所定の第１閾値Ｔｈ１と比較され、その第１閾値比較結果がｓｙｎｃ用シフトレジスタ７３に記憶される。これによって遅延相関演算回路６の出力に基づく１シンボル分の形状が生成され、ｓｙｎｃ用シフトレジスタには、この遅延相関演算回路６の出力に基づく１シンボル分の形状が記憶される。このように１シンボルの形状は、複数のビットによって表されている。このような２乗演算回路７１、第１閾値比較回路７２およびｓｙｎｃ用シフトレジスタ７３は、遅延相関演算回路６の出力に基づく１シンボル分の形状を生成する形状生成部を構成し、この形状生成部の一例に対応する。

　パターン候補記憶回路７６は、１シンボル分の形状の候補をパターン候補として複数個予め記憶する回路である。パターン候補は、各ビットの値を予め既定することによって形成された所定のビットパターンであり、複数のパターン候補は、互いに異なるビットパターンであって、複数のパターン候補のうちの少なくとも１つは、各ビットのうちの少なくとも１つの値が任意となっている。

　ここで、通信信号のフレーム１００は、例えば、図３に示すように、プリアンブル部１０１と、送信すべきデータを収容するペイロード部１０２とを備えて構成され、プリアンブル部１０１は、受信した受信波からデータを復号するために、復号のタイミングを、受信した受信波に同期させるために使用される同期パターンを収容する同期パターン部１１１と、同期パターン部１１１の終了を表すＳＦＤ部１１２とを備えて構成される。ＳＦＤ部１１２は、プリアンブル部１０１の終了を表すものでもあり、さらには、ペイロード部１０２の開始を表すものでもある。

　本実施形態では、この同期パターン部１１１には、同期パターンとして、例えば、「１１１・・・１１１」が収容され、ＳＦＤ部１１２には、例えば、「１０１０」が収容されている。ＤＢＰＳＫ方式では、上述したように、互いに隣接する２個のシンボル間における位相変化量とデータの値とを対応付けている。このようなＤＢＰＳＫ方式の場合では、１１１・・・１１１とすると、毎回、位相が反転するので、同期パターンには、「１１１・・・１１１」が採用され、同期を容易に取れるようにされている。

　そして、１シンボルをｎ個のサンプリング点でサンプリングした場合、遅延相関演算を行ってその２乗の第１閾値判定結果は、相関が高い場合であって、受信波にノイズがほとんど乗っていない場合（受信波にノイズがほとんど重畳していない場合）には１６個のサンプリング点の中心付近では“１”となってその他では“０”となるパターン、例えば「００・・・０１１１０・・・００」や「００・・・００１００・・・００」となる。しかしながら、例えば受信波にノイズが重畳されたり位相がずれたり等すると、前記第１閾値判定結果は、ｎ個のサンプリング点の中心付近ではない処に“１”が現れる場合がある。そこで、本実施形態では、パターン候補記憶回路７６に予め記憶される前記パターン候補は、複数とされ、この複数のパターン候補には、ｎ個のサンプリング点の中心付近ではない処に“１”を含むパターンやｎ個のサンプリング点の中心付近ではない処が不定（データ値が任意、すなわち“０”でも“１”でもよい）であるパターン等が含まれる。この複数のパターン候補は、例えば、この通信装置が用いる伝送路のトポロジーやその伝送特性（例えば位相の崩れ方等）等を考慮することによって予め既定され、「００・・・０１１１０・・・００」や「００・・・００１００・・・００」の２パターンにさらに「００・・・０１１１１０・・・００」や「００・・・１ＸＸ１１１１ＸＸＸ１・・・００」等のパターンを含んでいる。Ｘは、“０”および“１”であることを表している。このようにパターン候補は、各ビットの値を予め既定することによって形成された所定のビットパターンであり、複数のパターン候補は、互いに異なるビットパターンであって、複数のパターン候補のうちの少なくとも１つは、各ビットのうちの少なくとも１つの値が任意である。

　候補比較回路７４は、ｓｙｎｃ用シフトレジスタ７３およびパターン候補記憶回路７６のそれぞれに接続され、ｓｙｎｃ用シフトレジスタ７３に記憶されている１シンボル分の形状とパターン候補記憶回路７６に記憶されている複数のパターン候補のそれぞれの形状とを比較する回路である。ｓｙｎｃ用シフトレジスタ７３に記憶されている１シンボル分の形状とパターン候補記憶回路７６に記憶されている複数のパターン候補のそれぞれの形状との比較において、候補比較回路７４は、ｓｙｎｃ用シフトレジスタ７３の各ビットに記憶されている各値と、パターン候補の各ビットの各値とを比較する。

　一致判定回路７５は、候補比較回路７４に接続され、候補比較回路７４より入力されたその比較結果に基づいて、候補比較回路７４によって比較されたｓｙｎｃ用シフトレジスタ７３の１シンボル分の形状と複数のパターン候補のいずれかとがｎサンプル間隔（１シンボル間隔）で複数回一致した場合に、受信波が前記他の通信装置によって送信された通信信号であるとみなす回路である。前記一致回数は、例えば、２回、３回および４回等でよい。この一致回数が多ければその判定精度は上がるが、その一方で判定時間が長くなる。

　トラッキング回路８は、遅延検波回路Ｓに接続され、１シンボルにおける時間的な中央位置で復号を行うことができるように、１シンボルの時間長に対応する時間間隔で所定の処理を行う場合における前記時間間隔を調整する回路である。前記所定の処理は、本実施形態では、復号回路９のＤｅｃ用シフトレジスタ９１に対するデータ復号回路９２による復号処理が挙げられる。より具体的には、トラッキング回路８は、例えば、図２に示すように、Ｔｒ用シフトレジスタ８１と、間隔調整回路８２とを備えて構成される。

　Ｔｒ用シフトレジスタ８１は、遅延検波回路Ｓの２乗演算回路７１に接続され、１シンボル分の、遅延相関演算回路６の出力を２乗演算回路７１で２乗した２乗結果を記憶する回路である。間隔調整回路８２は、Ｔｒ用シフトレジスタ８１に接続され、Ｔｒ用シフトレジスタ８１に記憶された１シンボル分の２乗結果において、その時間的に略中央に位置する中央位置におけるサンプリング値（ｍｅａｎ値）、前記中央位置よりも時間的に１サンプリング点先行する先行位置におけるサンプリング値（ｅａｒｌｙ値）および前記中央位置よりも時間的に１サンプリング点後行する後行位置におけるサンプリング値（ｌａｔｅ値）のそれぞれを比較し、その比較結果に応じて前記時間間隔を調整する回路である。より具体的には、まず、ｎサイクルごとに、前記ｍｅａｎ値、前記ｅａｒｌｙ値、前記ｌａｔｅ値を比較し、前記３値にそれぞれ対応するＭＥＡＮカウンタ、ＥＡＲＬＹカウンタおよびＬＡＴＥカウンタに対し、前記比較結果の最大値のカウンタに１ポイントを加算する。そして、前記ＭＥＡＮカウンタが前記所定の第２閾値Ｔｈ２を越えた場合には、時間調整回路８２は、現在の前記時間間隔を維持するように復号回路９を動作させ、前記ＥＡＲＬＹカウンタが前記所定の第２閾値Ｔｈ２を越えた場合には、時間調整回路８２は、現在の前記時間間隔を１サンプリング長だけ長くするように復号回路９を動作させ、そして、前記ＬＡＴＥカウンタが前記所定の第２閾値Ｔｈ２を越えた場合には、時間調整回路８２は、現在の前記時間間隔を１サンプリング長だけ短くするように復号回路９を動作させる。

　本実施形態では、各回路が動作クロックのクロックタイミングに合わせて動作し、１シンボルがｎ個のサンプリング点でサンプリングされているので、図４に示すように、前記ＭＥＡＮカウンタが前記所定の第２閾値Ｔｈ２を越えた場合には、シンボルの時間的な略中央位置と復号回路９でデータを復号するタイミングとが一致している場合であるから（図４（Ｉ）参照）、時間調整回路８２は、現在の同期タイミングを維持するように、ｎサイクルの前記時間間隔で復号回路９を動作させ（図４（Ａ）、（Ｂ）、（Ｃ）および（Ｅ）参照）、前記ＥＡＲＬＹカウンタが前記所定の第２閾値Ｔｈ２を越えた場合には、シンボルの時間的な略中央の位置より復号回路９でデータを復号するタイミングが時間的に先行している場合であるから（図４（Ｉ）参照）、時間調整回路８２は、現在の同期タイミングを遅らせるように、ｅａｒｌｙ＿ｏｕｔ信号を出力することによって１回だけ（ｎ＋１）サイクルの前記時間間隔で復号回路９を動作させ（図４（Ａ）、（Ｂ）、（Ｃ）、（Ｄ）および（Ｇ）参照）、そして、前記ＬＡＴＥカウンタが前記所定の第２閾値Ｔｈ２を越えた場合には、シンボルの時間的な略中央の位置より復号回路９でデータを復号するタイミングが時間的に後行している場合であるから（図４（Ｉ）参照）、時間調整回路８２は、現在の同期タイミングを早めるように、ｌａｔｅ＿ｏｕｔ信号を出力することによって１回だけ（ｎ－１）サイクルの前記時間間隔で復号回路９を動作させる（図４（Ａ）、（Ｂ）、（Ｃ）、（Ｆ）および（Ｈ）参照）。

　なお、図４（Ａ）は、通信部４における各回路の動作タイミングを同期させるためのクロックを表し、図４（Ｂ）は、Ｔｒ用シフトレジスタ８１の各ビット値（相関信号）を表し、図４（Ｃ）は、遅延検波回路Ｓによって確立された同期タイミングを表し、図４（Ｄ）は、ＥＡＲＬＹカウンタを表し、図４（Ｅ）は、ＭＥＡＮカウンタを表し、図４（Ｆ）は、ＬＡＴＥカウンタを表し、図４（Ｇ）は、ｅａｒｌｙ＿ｏｕｔ信号を表し、図４（Ｈ）は、ｌａｔｅ＿ｏｕｔ信号を表し、そして、図４（Ｉ）は、図４（Ｂ）および図４（Ｃ）の部分拡大図である。

　復号回路９は、遅延検波回路Ｓの遅延相関演算回路６に前記出力部ＳＬによって接続され、遅延相関演算回路６の出力に基づいてデータの復号を行う回路である。より具体的には、復号回路９は、例えば、図２（図５（Ａ））に示すように、Ｄｅｃ用シフトレジスタ９１と、データ復号回路９２とを備えて構成される。

　Ｄｅｃ用シフトレジスタ９１は、遅延検波回路Ｓの遅延相関演算回路６に前記出力部ＳＬによって接続され、１シンボル分の遅延相関演算回路６の出力を記憶する回路である。データ復号回路９２は、Ｄｅｃ用シフトレジスタ９１に接続され、Ｄｅｃ用シフトレジスタ９１の略中央に位置する中央位置における値に基づいてデータを復号する回路である。より具体的には、データ復号回路９２は、通信信号がＤＢＰＳＫ方式で符号化されているので、Ｄｅｃ用シフトレジスタ９１の略中央に位置する中央位置（中央位置のビット）における値の符号ビットを１、０に対応付けて復号データとする。

　なお、復号回路９は、図２（図５（Ａ））に示す構成に代え、図５（Ｂ）に示す構成であってもよい。すなわち、この復号回路９Ａは、図５（Ｂ）に示すように、Ｄｅｃ用シフトレジスタ９１と、データ復号回路９２Ａとを備えて構成される。Ｄｅｃ用シフトレジスタ９１は、遅延検波回路Ｓの遅延相関演算回路６に前記出力部ＳＬによって接続され、１シンボル分の遅延相関演算回路６の出力を記憶する回路である。データ復号回路９２Ａは、Ｄｅｃ用シフトレジスタ９１に接続され、Ｄｅｃ用シフトレジスタ９１の略中央に位置する中央位置における値と、前記中央位置よりも時間的に先行する先行位置における値および前記中央位置よりも時間的に後行する後行位置における値（例えば前記中央位置に対する直前直後に位置する所定ビット数（１または複数）の各値）と、に基づいてデータを復号する回路である。より具体的には、データ復号回路９２Ａは、通信信号がＤＢＰＳＫ方式で符号化されているので、Ｄｅｃ用シフトレジスタ９１の略中央に位置する中央位置における値（中央位置のビットの値）と、前記中央位置よりも時間的に先行する先行位置における値および前記中央位置よりも時間的に後行する後行位置における値（例えば前記中央位置に対する直前直後に位置する所定ビット数（１または複数）の各値）と、の総和における符号ビットを１，０に対応付けて復号データとする。前記中央位置に対する前後のビットのビット数は、図５（Ｂ）に示す例では、前に３ビットであって後に３ビットであるが、これに限定されるものではなく、例えば、前に２ビットであって後に２ビットである場合や前に１ビットであって後に１ビットである場合等であってもよい。このように図５（Ｂ）に示す構成の復号回路９Ａは、Ｄｅｃ用シフトレジスタ９１の略中央に位置する中央位置における値だけでなく、前記中央位置に対する先行位置における値および前記中央位置に対する後行位置における値も、例えば前記中央位置に対する直前直後に位置する各値も、データの復号に用いるので、より精度よくより正確にデータを復号することができる。

　次に、本実施形態の通信装置Ｍについて、その受信動作について説明する。本実施形態の通信装置Ｍは、例えば、図略の電源スイッチ等の投入によってその動作を開始し、さらに、通信信号を受信する受信動作を開始すると、通信信号の有無に関わらず、伝送路ＰＬからブリッジダイオード回路１を介して受信波をＡＦＥ部３に取り込む。この取り込まれた受信波は、コンデンサＣ２を介してリミッタアンプ３２に入力され、リミッタアンプ３２によって受信波の振幅レベルに応じた波形に変換され、この波形変換された受信波は、リミッタアンプ３２から通信部４の受信回路４２へ出力される。

　受信回路４２では、遅延検波回路Ｓによって遅延検波される。より具体的には、まず、この波形変換された受信波は、Ｉ用乗算器６１ＩおよびＱ用乗算器６１Ｑのそれぞれに入力される。

　Ｉ用乗算器６１Ｉでは、この波形変換された受信波と前記ｓｉｎωｔとが乗算され、その乗算によって生成されたＩ信号成分は、Ｉ用ナイキストフィルタ６２Ｉに入力される。Ｉ用ナイキストフィルタでは、Ｉ信号成分は、送受信のセットでナイキストフィルタ特性を構成したフィルタ特性によってフィルタリングされ、そのフィルタリングされたＩ信号成分は、Ｉ用シフトレジスタ６３ＩおよびＩ用相関演算回路６４Ｉに入力される。Ｉ用シフトレジスタ６３Ｉでは、前記フィルタリングされたＩ信号成分は、入力端のビット（フリップフロップ）から出力端のビット（フリップフロップ）へ、動作クロックのクロックタイミングに合わせて順次に移動し、Ｉ用相関演算回路６４Ｉに入力される。Ｉ用相関演算回路６４Ｉでは、前記動作クロックのクロックタイミングに合わせて、Ｉ用ナイキストフィルタ６２Ｉから入力された前記フィルタリングされたＩ信号成分とＩ用シフトレジスタ６３Ｉから入力された１シンボル分だけ前の前記フィルタリングされたＩ信号成分とが相関演算（乗算）され、その相関演算の結果が加算器６５に入力される。

　また同様に、Ｑ用乗算器６１Ｑでは、この波形変換された受信波と前記－ｃｏｓωｔとが乗算され、その乗算によって生成されたＱ信号成分は、Ｑ用ナイキストフィルタ６２Ｑに入力される。Ｑ用ナイキストフィルタでは、Ｑ信号成分は、送受信のセットでナイキストフィルタ特性を構成したフィルタ特性によってフィルタリングされ、そのフィルタリングされたＱ信号成分は、Ｑ用シフトレジスタ６３ＱおよびＱ用相関演算回路６４Ｉに入力される。Ｑ用シフトレジスタ６３Ｑでは、前記フィルタリングされたＱ信号成分は、入力端のビット（フリップフロップ）から出力端のビット（フリップフロップ）へ、動作クロックのクロックタイミングに合わせて順次に移動し、Ｑ用相関演算回路６４Ｑに入力される。Ｑ用相関演算回路６４Ｑでは、前記動作クロックのクロックタイミングに合わせて、Ｑ用ナイキストフィルタ６２Ｑから入力された前記フィルタリングされたＱ信号成分とＱ用シフトレジスタ６３Ｑから入力された１シンボル分だけ前の前記フィルタリングされたＱ信号成分とが相関演算（乗算）され、その相関演算の結果が加算器６５に入力される。

　加算器６５では、Ｉ用相関演算回路６４Ｉの相関演算の結果とＱ用相関演算回路６４Ｑの相関演算の結果とが加算され、この加算結果は、出力部ＳＬに出力され、捕捉回路７および復号回路９のそれぞれに入力される。

　ここで、受信波をＳ（ｉ）とし、受信波Ｓ（ｉ）の実部をＩ（ｉ）とし、受信波Ｓ（ｉ）の虚部をＱ（ｉ）とし、虚数単位をｊ（ｊ^２＝－１）とする場合には、受信波Ｓ（ｉ）は、Ｓ（ｉ）＝Ｉ（ｉ）＋ｊＱ（ｉ）と表され、１シンボル前の受信波Ｓ（ｉ－Ｔ）は、Ｓ（ｉ－Ｔ）＝Ｉ（ｉ－Ｔ）＋ｊＱ（ｉ－Ｔ）と表される。時間Ｔは、１個のシンボルの時間的な長さである。本実施形態の通信装置Ｍでは、１シンボルの波形をｎ個のサンプリング点でサンプリングしているので、Ｔ＝ｎ×サンプリング間隔となる。ｉは、動作クロックのクロック番号である。このように定義すると、遅延相関値ｃ（ｉ）は、ｃ（ｉ）＝（Ｉ（ｉ）＋ｊＱ（ｉ））・（Ｉ（ｉ－Ｔ）－ｊＱ（ｉ－Ｔ））＝［Ｉ（ｉ）Ｉ（ｉ－Ｔ）＋Ｑ（ｉ）Ｑ（ｉ－Ｔ）］＋ｊ［Ｑ（ｉ）Ｉ（ｉ－Ｔ）－Ｉ（ｉ）Ｑ（ｉ－Ｔ）］＝Ａ＋ｊＢ、Ａ＝Ｉ（ｉ）Ｉ（ｉ－Ｔ）＋Ｑ（ｉ）Ｑ（ｉ－Ｔ），Ｂ＝Ｑ（ｉ）Ｉ（ｉ－Ｔ）－Ｉ（ｉ）Ｑ（ｉ－Ｔ）となる。本実施形態の通信装置Ｍでは、ＤＢＰＳＫであるため、虚部Ｂを無視し、上述の構成によって上述のように動作し、この実部Ａのみを復号回路に用いればよい。

　捕捉回路７では、遅延相関演算回路６から捕捉回路７に入力された前記加算結果（遅延相関値ｃ（ｉ）＝Ａ）は、まず、２乗演算回路７１に入力される。２乗演算回路７１では、遅延相関値Ａの２乗が演算され、その２乗結果（ｅ（ｉ）＝Ａ^２＝（（Ｉ（ｉ）Ｉ（ｉ－Ｔ））＋（Ｑ（ｉ）Ｑ（ｉ－Ｔ）））^２は、第１閾値比較回路７２に入力される。第１閾値比較回路７２では、前記２乗結果Ａ^２が所定の第１閾値Ｔｈ１と比較され、２値化され、この２値化された２乗結果Ａ^２’は、ｓｙｎｃ用シフトレジスタ７３に入力される。すなわち、前記２乗結果Ａ^２が所定の第１閾値Ｔｈ１よりも小さい場合には、“０”とされ、一方、前記２乗結果Ａ^２が所定の第１閾値Ｔｈ１以上である場合には、“１”とされる。ｓｙｎｃ用シフトレジスタ７３では、この２値化された２乗結果Ａ^２’は、入力端のビット（フリップフロップ）から出力端のビット（フリップフロップ）へ、動作クロックのクロックタイミングに合わせて順次に移動される。そして、候補比較回路７４は、動作クロックのクロックタイミングごとに、ｓｙｎｃ用シフトレジスタ７３における１シンボル分の形状とパターン候補記憶回路７６における複数のパターン候補のそれぞれの形状とを比較し、その比較結果は、一致判定回路７５に入力される。前記比較は、互いに対応するビットごとに較べることによって実行される。一致判定回路７５では、前記比較結果に基づいて、候補比較回路７４によって比較されたｓｙｎｃ用シフトレジスタ７３における１シンボル分の形状とパターン候補記憶回路７６における複数のパターン候補のいずれかとが一致した回数が計数（カウント）される。

　そして、同期パターンの各ビットが次々に受信されることによって、受信回路４２では、候補比較回路７４から一致判定回路７５に、前記一致した比較結果が入力され、一致判定回路７５では、前記比較結果に基づいて、前記一致した回数がカウントアップされる。ここで、本実施形態では、１シンボルがｎ個のサンプリング点によってサンプリングされていることから、効率的に前記判定を行うために、１回目の一致が判定されると、捕捉回路７は、２回目の判定動作では、１回目の一致の判定から（ｎ－１）サンプリング後、ｎサンプリング後および（ｎ＋１）サンプリング後の各タイミングで、前記判定を行う。なお、捕捉回路７は、１回目の一致判定からｎサンプリング後で前記判定を行うように構成されてもよいが、上述のように、ｎサンプリング後だけでなく、ｎサンプリング後の前後である（ｎ－１）サンプリング後および（ｎ＋１）サンプリング後の各タイミングで前記判定を行うことで、より確実に同期パターンを捉えることができる。さらに、本実施形態では、２回目の一致が判定されると、同様の観点から、捕捉回路７は、３回目の判定動作では、１回目の一致の判定から（２ｎ－２）サンプリング後、（２ｎ－１）サンプリング後、２ｎサンプリング後、（２ｎ＋１）サンプリング後および（２ｎ＋２）サンプリング後の各タイミングで、前記判定を行う。なお、捕捉回路７は、１回目の一致判定から２ｎサンプリング後で前記判定を行うように構成されてもよく、あるいは、２回目の一致の判定から（ｎ－１）サンプリング後、ｎサンプリング後および（ｎ＋１）サンプリング後の各タイミングで前記判定を行うように構成されてもよい。

　そして、前記一致した回数が３回となった場合に、プリアンブル部１０１の検出と判定され、遅延検波による同期が捕捉される。この同期捕捉の後に、捕捉回路７の一致判定回路７５は、トラッキング回路８にトラッキング動作を開始させ、復号回路９に復号動作を開始させる。

　トラッキング回路８では、そのトラッキング動作が開始されると、Ｔｒ用シフトレジスタ８１では、捕捉回路７の２乗演算回路７１から入力された前記２乗結果（ｅ（ｉ）＝Ａ^２）が、入力端のビット（フリップフロップ）から出力端のビット（フリップフロップ）へ、動作クロックのクロックタイミングに合わせて順次に移動される。そして、時間調整回路８２は、遅延検波回路Ｓによって捕捉された同期に応じて、Ｔｒ用シフトレジスタ８１における略中央に位置する中央位置におけるサンプリング値（ｍｅａｎ値）、前記中央位置よりも時間的に１サンプリング点先行する先行位置におけるサンプリング値（ｅａｒｌｙ値）および前記中央位置よりも時間的に１サンプリング点後行する後行位置におけるサンプリング値（ｌａｔｅ値）のそれぞれを比較し、その比較結果に応じて前記時間間隔を調整する。より具体的には、図４を用いて上述したように、間隔調整回路８２は、前記ＭＥＡＮカウンタが前記所定の第２閾値Ｔｈ２を越えた場合には、現在の同期タイミングを維持するように、ｎサイクルを前記時間間隔として復号回路９を動作させ、前記ＥＡＲＬＹカウンタが前記所定の第２閾値Ｔｈ２を越えた場合には、現在の同期タイミングを遅らせるように１回だけ（ｎ＋１）サイクルを前記時間間隔として復号回路９を動作させ、そして、前記ＬＡＴＥカウンタが前記所定の第２閾値Ｔｈ２を越えた場合には、現在の同期タイミングを早めるように１回だけ（ｎ－１）サイクルを前記時間間隔として復号回路９を動作させる。

　また、復号回路９では、その復号動作が開始されると、Ｄｅｃ用シフトレジスタ９１では、遅延検波回路Ｓの遅延相関演算回路６から入力された前記遅延相関値ｃ（ｉ）（＝Ａ）が、入力端のビット（フリップフロップ）から出力端のビット（フリップフロップ）へ、動作クロックのクロックタイミングに合わせて順次に移動される。そして、データ復号回路９２は、遅延検波回路Ｓによって捕捉された同期に応じて、Ｄｅｃ用シフトレジスタ９１の略中央に位置する中央位置（中央位置のビット）における値の符号ビットを０、１に対応付けて復号データとする。

　あるいは、データ復号回路９２に代え、図５（Ｂ）に示すデータ復号回路９２Ａの場合では、データ復号回路９２Ａは、遅延検波回路Ｓによって確立された同期に応じて、Ｄｅｃ用シフトレジスタ９１の略中央に位置する中央位置における値（中央位置のビットの値）および前記中央位置に対する直前直後に位置する各値（中央位置のビットに対する前後の各ビットの各値）の総和における符号ビットを０、１に対応付けて復号データとする。

　そして、捕捉回路７は、前記同期捕捉の後に、このように復号回路９で復号されたデータを調べ、プリアンブル部１０１のＳＦＤ部１１２のビットパターン、例えば、上述の「１０１０」を検出することによってプリアンブル部１０１の終了を検出し、これによって送信信号との同期が確立される。

　このように動作することによって、通信装置Ｍは、通信信号が伝送路ＰＬを伝播してくると、この通信信号を遅延検波し、通信信号からデータを復号することができる。

　そして、本実施形態の通信装置Ｍおよび遅延検波回路Ｓでは、遅延相関演算回路６が受信波に対し遅延相関演算を行い、捕捉回路７が遅延相関演算回路６の出力に基づいて前記受信波が送信装置によって送信された通信信号であるか否かを判定することで、遅延検波が行われる。そして、この遅延検波処理の途中の工程で生成された遅延相関演算の結果（遅延相関値ｃ（ｉ）（＝Ａ））が復号回路９へ出力部ＳＬを介して出力される。このため、受信波を２つに分配し、その一方の受信波で遅延検波を行うとともに他方の受信波で復号を行う典型的な受信装置の場合に較べて、復号処理に遅延検波回路の一部が用いられるので、このような本実施形態の通信装置Ｍおよび遅延検波回路Ｓは、低コストで消費電力を低減することができる。

　また、本実施形態の通信装置Ｍおよび遅延検波回路Ｓでは、１シンボル分の形状の候補（パターン候補）が予め複数個用意され、複数個のパターン候補がパターン候補記憶回路７６に予め記憶される。このため、前記受信波が前記他の通信装置によって送信された通信信号であると判定され易くなり、このような本実施形態の通信装置Ｍおよび遅延検波回路Ｓは、受信波の到来を確実に捉えることができる。その一方で、本実施形態の通信装置Ｍおよび遅延検波回路Ｓは、ｓｙｎｃ用シフトレジスタ７３における１シンボル分の形状と複数のパターン候補のいずれかとが複数回一致した場合に、前記受信波が前記他の通信装置によって送信された通信信号であるとみなす（同期捕捉）。このため、このような本実施形態の通信装置Ｍおよび遅延検波回路Ｓは、前記受信波が前記他の通信装置によって送信された通信信号であるとの判定を行うことが可能となり、的確に遅延検波を行うことができる。

　また、本実施形態の通信装置Ｍおよび遅延検波回路Ｓでは、前記複数のパターン候補のうちの少なくとも１つは、前記各ビットのうちの少なくとも１つの値が任意である。このため、伝送中にシンボルの形状が前記他の通信装置による送信波形と異なってしまった場合でも、前記受信波が前記他の通信装置によって送信された通信信号であると判定することが可能となり、このような本実施形態の通信装置Ｍおよび遅延検波回路Ｓは、受信波の到来をより確実に捉えることができる。

　また、本実施形態の通信装置Ｍおよび遅延検波回路Ｓでは、トラッキング回路８を備えるので、前記他の通信装置のクロック間隔と通信装置Ｍのクロック間隔とのズレを補正することができ、より確実に遅延検波を行うことができる。

　また、本実施形態の通信装置Ｍおよび遅延検波回路Ｓでは、復号回路９を備えるので、受信波に基づいてデータの復号を行うことができる。

　また、典型的な常套手段では、受信回路の入力前の回路には、オートゲインコントロールアンプ（ＡＧＣアンプ）とアナログ－ディジタルコンバータ（ＡＤコンバータ）とが用いられ、伝送路ＰＬから取り出された受信波は、前記ＡＧＣアンプによって適正な振幅に調整され、前記ＡＤコンバータによってアナログ信号からディジタル信号へ変換され、受信回路へ入力される。一方、本実施形態の通信装置Ｍでは、受信回路４２の入力前の回路には、上述したように、リミッタアンプ３２が用いられ、伝送路ＰＬから取り出された受信波は、このリミッタアンプ３２によって方形波信号に変換され、受信回路４２へ入力される。このように本実施形態の通信装置Ｍでは、典型的な常套手段であるＡＧＣアンプとＡＤコンバータに代え、リミッタアンプ３２が用いられているので、回路規模が小さくなるから、この結果、本実施形態の通信装置Ｍは、より低コストで消費電力をより低減することができる。

　そして、本実施形態の通信装置Ｍでは、上述の低速ＤＬＣ伝送方式による通信装置が低コストであって低消費電力で実現されている。

　本明細書は、上記のように様々な態様の技術を開示しているが、そのうち主な技術を以下に纏める。

　一態様にかかる遅延検波回路は、受信した２相位相変調方式の受信波に基づいて送信装置によって送信されたデータを復号する復号処理の一部を行う遅延検波回路であって、前記受信波を方形波信号に変換し増幅するリミッタアンプと、前記リミッタアンプの出力に対し遅延相関演算を行う遅延相関演算部と、前記遅延相関演算部の出力に基づいて前記受信波が前記送信装置によって送信された通信信号であるか否かを調べる捕捉部と、前記遅延相関演算部の出力に基づいて前記データの復号を行う復号部へ前記遅延相関演算部の出力を出力するための出力部とを備えることを特徴とする。

　このような構成の遅延検波回路では、リミッタアンプが２相位相変調方式の受信波を方形波信号に変換して増幅し、遅延相関演算部がリミッタアンプの出力に対し遅延相関演算を行い、捕捉部が遅延相関演算部の出力に基づいて前記受信波が送信装置によって送信された通信信号であるか否かを調べることで、遅延検波が行われる。そして、この遅延検波処理の途中の工程で生成された遅延相関演算の結果が復号部へ出力部を介して出力される。このため、遅延相関演算部の前段にいわゆるＡＧＣアンプやＡＤコンバータを用いる場合に較べて、回路規模が小さくなり、さらに、受信波を２つに分配し、その一方の受信波で遅延検波を行うとともに他方の受信波で復号を行う場合に較べて、復号処理に遅延検波回路の一部が用いられるので、このような構成の遅延検波回路は、低コストで消費電力を低減することができる。

　ここで、前記出力部は、例えば、前記遅延相関演算部の出力を出力する端子であってもよく、また例えば、前記遅延相関演算部と前記復号部とをつなぐ配線（例えばリード線や基板の配線パターンや集積回路における配線パターン等を含む）等であってもよい。

　また、他の一態様では、上述の遅延検波回路において、前記リミッタアンプは、さらに、通信に使用している通信帯域のみを抽出することを特徴とする。

　このような構成の遅延検波回路は、前記通信帯域を除く周波数の信号をノイズとして除去することができる。

　また、これら他の一態様では、上述の遅延検波回路において、前記捕捉部は、１シンボル分の形状の候補をパターン候補として複数個予め記憶するパターン候補記憶部と、前記遅延相関演算部の出力に基づく１シンボル分の形状を生成する形状生成部と、前記形状生成部の１シンボル分の形状と前記複数のパターン候補のそれぞれとを比較する比較部と、前記比較部によって比較された前記形状生成部の１シンボル分の形状と複数のパターン候補のいずれかとが複数回一致した場合に、前記受信波が前記送信装置によって送信された通信信号であると判定する一致判定部とを備える。

　このような構成の遅延検波回路では、１シンボル分の形状の候補が予め複数個用意される。このため、前記受信波が前記送信装置によって送信された通信信号であると判定され易くなり、このような構成の遅延検波回路は、受信波の到来を確実に捉えることができる。その一方で、この遅延検波回路は、前記形状生成部の１シンボル分の形状と複数のパターン候補のいずれかとが複数回一致した場合に、前記受信波が前記送信装置によって送信された通信信号であるとみなす（同期の捕捉）。このため、このような構成の遅延検波回路は、前記受信波が前記送信装置によって送信された通信信号であるとの判定を行うことが可能となり、的確に遅延検波を行うことができる。

　また、他の一態様では、上述の遅延検波回路において、前記形状生成部は、前記遅延相関演算部の出力を２乗する２乗演算部と、前記２乗演算部の出力と所定の閾値とを比較することによって前記２乗演算部の出力を２値化する閾値比較部と、１シンボル分の前記閾値比較部の出力を記憶するレジスタ部とを備える。

　この構成によれば、好適に形状生成部が実現され、好適に遅延検波回路が実現される。

　また、他の一態様では、上述の遅延検波回路において、前記１シンボル分の形状は、複数のビットによって表され、前記パターン候補は、前記各ビットの値を予め既定することによって形成された所定のビットパターンであり、前記複数のパターン候補は、互いに異なるビットパターンであって、前記複数のパターン候補のうちの少なくとも１つは、前記各ビットのうちの少なくとも１つの値が任意である。

　このような構成の遅延検波回路では、前記複数のパターン候補のうちの少なくとも１つは、前記各ビットのうちの少なくとも１つの値が任意である。このため、伝送中にシンボルの形状が前記送信装置による送信波形と異なってしまった場合でも、前記受信波が前記送信装置によって送信された通信信号であるとみなすことが可能となり、このような構成の遅延検波回路は、受信波の到来をより確実に捉えることができる。

　また、他の一態様では、これら上述の遅延検波回路において、１シンボルにおける時間的な中央位置で復号を行うことができるように、１シンボルの時間長に対応する時間間隔で所定の処理を行う場合における前記時間間隔を調整するトラッキング部をさらに備える。

　このような構成の遅延検波回路は、トラッキング部をさらに備えるので、送信装置のクロック間隔と受信装置のクロック間隔とのズレを補正することができ、より確実に遅延検波を行うことができる。

　また、他の一態様では、上述の遅延検波回路において、前記トラッキング部は、１シンボル分の、前記遅延相関演算部の出力を２乗した２乗結果を記憶する第２レジスタ部と、前記第２レジスタ部に記憶された１シンボル分の２乗結果において、その時間的に略中央に位置する中央位置における値、前記中央位置よりも時間的に先行する先行位置における値および前記中央位置よりも時間的に後行する後行位置における値のそれぞれを比較し、その比較結果に応じて前記時間間隔を調整する間隔調整部とを備える。

　この構成によれば、好適にトラッキング部が実現され、好適に、遅延検波回路が実現される。

　また、他の一態様では、これら上述の遅延検波回路において、前記遅延相関演算部の出力に基づいて前記データの復号を行う復号部をさらに備える。

　このような構成の遅延検波回路は、復号部をさらに備えることにより、受信波に基づいてデータの復号を行うことができる。

　また、他の一態様では、上述の遅延検波回路において、前記復号部は、１シンボル分の前記遅延相関演算部の出力を記憶する第３レジスタと、前記第３レジスタの略中央に位置する中央位置における値に基づいてデータを復号するデータ復号部を備える。

　この構成によれば、好適に復号部が実現され、好適に遅延検波回路が実現される。

　また、他の一態様では、上述の遅延検波回路において、前記復号部は、１シンボル分の前記遅延相関演算部の出力を記憶する第３レジスタと、前記第３レジスタの略中央に位置する中央位置における値と、前記中央位置よりも時間的に先行する先行位置における値および前記中央位置よりも時間的に後行する後行位置における値とに基づいてデータを復号する第２データ復号部を備える。

　この構成によれば、第３レジスタの略中央に位置する中央位置における値だけでなく、前記中央位置に対する前記先行位置における値および前記中央位置に対する前記後行位置における値も、例えば前記中央位置に対する直前直後に位置する所定のビット数（１または複数）の各値も、考慮した復号が行われるので、このような構成の遅延検波回路は、より正確にデータの復号を行うことができる。

　また、他の一態様では、これら上述の遅延検波回路において、前記通信信号は、プリアンブル部とペイロード部とを備えるフレーム構成であり、前記捕捉部は、さらに、前記遅延相関演算部の出力に基づいて前記受信波が前記送信装置によって送信された通信信号を捕捉した場合に、さらに、前記復号部の出力に基づいて前記プリアンブル部の終了を検出する。

　このような構成の遅延検波回路は、復号部の出力に基づいてプリアンブル部の終了を検出することによって、送信信号との同期を確立することができる。

　そして、他の一態様にかかる受信装置は、伝送路から通信信号に依る受信波を取り出す結合部と、前記結合部で取り出された受信波に基づいて前記通信信号のデータを復号する受信部と、前記伝送路を流れる電力から、前記受信部を駆動する駆動電力を生成する受電部とを備え、前記受信部は、これら上述のいずれかの遅延検波回路を備える。

　このような構成の受信装置は、これら上述のいずれかの遅延検波回路を受信部に備えるので、低コストで消費電力を低減することができる。

　この出願は、２０１０年２月４日に出願された日本国特許出願特願２０１０－０２２６７１を基礎とするものであり、その内容は、本願に含まれるものである。

　本発明を表現するために、上述において図面を参照しながら実施形態を通して本発明を適切且つ十分に説明したが、当業者であれば上述の実施形態を変更および／または改良することは容易に為し得ることであると認識すべきである。したがって、当業者が実施する変更形態または改良形態が、請求の範囲に記載された請求項の権利範囲を離脱するレベルのものでない限り、当該変更形態または当該改良形態は、当該請求項の権利範囲に包括されると解釈される。

　本発明によれば、遅延検波回路およびそれを用いた受信装置を提供することができる。

Claims

　受信した２相位相変調方式の受信波に基づいて送信装置によって送信されたデータを復号する復号処理の一部を行う遅延検波回路であって、
　前記受信波を方形波信号に変換し増幅するリミッタアンプと、
　前記リミッタアンプの出力に対し遅延相関演算を行う遅延相関演算部と、
　前記遅延相関演算部の出力に基づいて前記受信波が前記送信装置によって送信された通信信号であるか否かを調べる捕捉部と、
　前記遅延相関演算部の出力に基づいて前記データの復号を行う復号部へ前記遅延相関演算部の出力を出力するための出力部とを備えること
　を特徴とする遅延検波回路。
　前記リミッタアンプは、さらに、通信に使用している通信帯域のみを抽出すること
　を特徴とする請求項１に記載の遅延検波回路。
　前記捕捉部は、
　１シンボル分の形状の候補をパターン候補として複数個予め記憶するパターン候補記憶部と、
　前記遅延相関演算部の出力に基づく１シンボル分の形状を生成する形状生成部と、
　前記形状生成部の１シンボル分の形状と前記複数のパターン候補のそれぞれとを比較する比較部と、
　前記比較部によって比較された前記形状生成部の１シンボル分の形状と複数のパターン候補のいずれかとが複数回一致した場合に、前記受信波が前記送信装置によって送信された通信信号であると判定する一致判定部とを備えること
　を特徴とする請求項１または請求項２に記載の遅延検波回路。
　前記形状生成部は、
　前記遅延相関演算部の出力を２乗する２乗演算部と、
　前記２乗演算部の出力と所定の閾値とを比較することによって前記２乗演算部の出力を２値化する閾値比較部と、
　１シンボル分の前記閾値比較部の出力を記憶するレジスタ部とを備えること
　を特徴とする請求項３に記載の遅延検波回路。
　前記１シンボル分の形状は、複数のビットによって表され、
　前記パターン候補は、前記各ビットの値を予め既定することによって形成された所定のビットパターンであり、
　前記複数のパターン候補は、互いに異なるビットパターンであって、前記複数のパターン候補のうちの少なくとも１つは、前記各ビットのうちの少なくとも１つの値が任意であること
　を特徴とする請求項３に記載の遅延検波回路。
　１シンボルにおける時間的な中央位置で復号を行うことができるように、１シンボルの時間長に対応する時間間隔で所定の処理を行う場合における前記時間間隔を調整するトラッキング部をさらに備えること
　を特徴とする請求項１ないし請求項５のいずれか１項に記載の遅延検波回路。
　前記トラッキング部は、
　１シンボル分の、前記遅延相関演算部の出力を２乗した２乗結果を記憶する第２レジスタ部と、
　前記第２レジスタ部に記憶された１シンボル分の２乗結果において、その時間的に略中央に位置する中央位置における値、前記中央位置よりも時間的に先行する先行位置における値および前記中央位置よりも時間的に後行する後行位置における値のそれぞれを比較し、その比較結果に応じて前記時間間隔を調整する間隔調整部とを備えること
　を特徴とする請求項６に記載の遅延検波回路。
　前記遅延相関演算部の出力に基づいて前記データの復号を行う復号部をさらに備えること
　を特徴とする請求項１ないし請求項７のいずれか１項に記載の遅延検波回路。
　前記復号部は、
　１シンボル分の前記遅延相関演算部の出力を記憶する第３レジスタと、
　前記第３レジスタの略中央に位置する中央位置における値に基づいてデータを復号するデータ復号部を備えること
　を特徴とする請求項８に記載の遅延検波回路。
　前記復号部は、
　１シンボル分の前記遅延相関演算部の出力を記憶する第３レジスタと、
　前記第３レジスタの略中央に位置する中央位置における値と、前記中央位置よりも時間的に先行する先行位置における値および前記中央位置よりも時間的に後行する後行位置における値とに基づいてデータを復号する第２データ復号部を備えること
　を特徴とする請求項８に記載の遅延検波回路。
　前記通信信号は、プリアンブル部とペイロード部とを備えるフレーム構成であり、
　前記捕捉部は、前記遅延相関演算部の出力に基づいて前記受信波が前記送信装置によって送信された通信信号を捕捉した場合に、さらに、前記復号部の出力に基づいて前記プリアンブル部の終了を検出すること
　を特徴とする請求項８ないし請求項１０のいずれか１項に記載の遅延検波回路。
　伝送路から通信信号に依る受信波を取り出す結合部と、
　前記結合部で取り出された受信波に基づいて前記通信信号のデータを復号する受信部と、
　前記伝送路を流れる電力から、前記受信部を駆動する駆動電力を生成する受電部とを備え、
　前記受信部は、請求項１ないし請求項１１のいずれか１項に記載の遅延検波回路を備えること
　を特徴とする受信装置。