以下、本発明にかかる実施の一形態を図面に基づいて説明する。なお、各図において同一の符号を付した構成は、同一の構成であることを示し、適宜、その説明を省略する。
図1は、実施形態における通信装置の構成を示す図である。図2は、実施形態の通信装置における受信回路の構成を示す図である。図3は、実施形態における通信装置で用いられる通信信号のフレーム構成を示す図である。図4は、実施形態の通信装置におけるトラッキング回路の動作を説明するための図である。図5は、実施形態の通信装置における復号回路の構成を示す図である。図5(A)は、復号回路の第1の構成を示し、図5(B)は、復号回路の第2の構成を示す。
本実施形態の通信装置Mは、ネットワークを介して接続される他の通信装置(不図示)から送信された通信信号を受信する受信装置としての機能と、前記ネットワークを介して前記他の通信装置またはさらに他の通信装置(不図示)へ通信信号を送信する送信装置としての機能とを備える装置である。この通信信号には、本実施形態では、例えば、差動型2相位相変調方式(DBPSK方式)が採用されており、送信すべきデータがDBPSK方式によって符号化(変調)され、通信信号の送信波が生成されている。DBPSK方式では、前記送信すべきデータの値が“0”の場合には互いに隣り合う2個のシンボル間における位相変化量が“0”(または“π”)であり、前記送信すべきデータの値が“1”の場合には前記位相変化量が“π”(または“0”)である。
このような通信装置Mは、例えば、図1に示すように、ブリッジダイオード回路1によって伝送路PLに接続され、受電部2と、アナログフロントエンド部(AFE部)3と、通信部4と、入出力インタフェース部(入出力IF部)5とを備えて構成される。
伝送路PLは、通信信号を伝播(伝送)するための媒体であり、前記ネットワークに接続されている、あるいは、前記ネットワークの一部を構成するものである。伝送路PLは、本実施形態では、例えば、一対のペア線である。本実施形態では、通信装置Mは、上述のようにブリッジダイオード回路1を介して一対のペア線に接続されるので、当該通信装置Mをペア線に接続する際の配線極性がペア線に対し無極性であり、ペア線の極性を勘案することなくペア線に接続することができる。すなわち、ブリッジダイオード回路1の1対の入力端における一方端および他方端を、ペア線の電圧ラインおよび接地ラインにそれぞれ接続しても、ペア線の接地ラインおよび電圧ラインにそれぞれ接続しても良い。
受電部2は、ブリッジダイオード回路1に接続され、ブリッジダイオード回路1を介して伝送路PLを流れる電力から、本通信装置Mを駆動する駆動電力を生成する回路である。受電部2は、本実施形態では、例えば、伝送路PLを伝播する通信信号の通信帯域に対して高インピーダンスになるインピーダンスアッパ回路21と、交流電力から直流電力を生成する電源回路22とを備えて構成される。通信帯域に対して高インピーダンスとは、伝送路PLを伝播する通信信号の伝送距離に与える影響が少ないという意味である。インピーダンスアッパ回路21は、例えば、伝送路PLを伝播する通信信号の通信帯域に対して高インピーダンスになるインダクタを備えて構成される。電源回路22は、例えば、三端子レギュレータとコンデンサとを備えて構成され、交流電力から、所定の定電圧の駆動電力を生成する。
伝送路PLを流れる電力は、ブリッジダイオード回路1を介して受電部2へ給電される。受電部2は、インピーダンスアッパ回路21を介して給電された前記電力を、電源回路22によって、前記所定の定電圧の駆動電力に変換し、前記所定の定電圧をAFE部3および通信部4等の、通信装置Mにおける駆動電力の必要な各部へ供給する。
AFE部3は、ブリッジダイオード回路1に接続され、ブリッジダイオード回路1を介して、伝送路PLと通信部4とを互いに結合する回路であり、AFE部3は、ブリッジダイオード回路1を介して、伝送路PLから通信信号に依る受信波を取り出して通信部4へ出力するとともに、通信部4からの通信信号に依る送信波を、ブリッジダイオード回路1を介して、伝送路PLへ送出するものである。AFE部3は、本実施形態では、例えば、コンデンサC1、C2と、増幅器31と、リミッタアンプ32とを備えて構成される。コンデンサC1、C2は、伝送路PLを流れる電力成分の周波数、すなわち、少なくとも通信信号による電力成分を除く電力成分の周波数をカット(遮断)する素子である。コンデンサC1は、その一方端が増幅器31の出力端に接続され、その他方端がブリッジダイオード回路1の電圧ラインに接続され、これによって増幅器31とブリッジダイオード回路1との間に介在されている。コンデンサC2は、その一方端がブリッジダイオード回路1の電圧ラインに接続され、その他方端が後述の増幅器APの入力端に接続され、これによってブリッジダイオード回路1と増幅器APとの間に介在されている。増幅器31は、通信部4から入力された通信信号を所定の増幅率で増幅する回路であり、受電部2から供給された駆動電力によって駆動する。
リミッタアンプ32は、ブリッジダイオード回路1およびコンデンサC2を介して伝送路PLから受信した受信波の振幅を所定の一定値で制限することによって前記受信波を略方形の波形である方形波信号に変換し、そして増幅する回路である。リミッタアンプ32は、その出力特性がヒステリシスを持っており、所定に閾値以上の電圧値が入力されると、ハイレベルの所定の電圧値を出力し、前記所定の閾値未満の電圧値が入力されると、ローレベルの所定の電圧値を出力する。リミッタアンプ32は、増幅器APへ受電部2から駆動電力が供給されることによって、駆動する。
伝送路PLを伝播する通信信号による通信波は、ブリッジダイオード回路1を介して受信波として受信され、この受信波は、AFE部3のコンデンサC2を介してリミッタアンプ32へ入力され、受信波の振幅レベルに応じて方形波信号に変換され、増幅される。そして、この増幅された受信波による方形波信号は、AFE部3のリミッタアンプ32から通信部4へ出力される。また、通信部4で生成された通信信号は、通信部4からAFE部3の増幅器31へ入力され、所定の増幅率で増幅され、コンデンサC1およびブリッジダイオード回路1介して伝送路PLへ送出される。
リミッタアンプ32は、本実施形態では、さらに、通信に使用している通信帯域(伝送帯域)のみを抽出するバンドパスフィルタ(BPF)の機能を兼ね備えたアクティブフィルタとしてもよい。これによって前記通信帯域を除く周波数の信号をノイズとして除去することができる。
通信部4は、受電部2およびAFE部3のそれぞれに接続され、AFE部3のリミッタアンプ32から入力された方形波信号に基づいて通信信号のデータを復号(復調)するとともに、送信すべきデータを通信信号に符号化(変調)する回路である。通信部4は、本実施形態では、例えば、送信すべきデータを通信信号に符号化(変調)する送信回路41と、AFE部3のリミッタアンプ32の出力に基づいて通信信号のデータを復号(復調)する受信回路42とを備えて構成される。受信回路42の詳細については、後述する。
入出力IF部5は、通信部4に接続され、本通信装置Mと外部の機器との間でデータを入出力するためのインタフェース回路である。入出力IF部5に前記外部の機器が接続されている場合に、前記外部の機器から入出力IF部5に入力されたデータは、通信部4の送信回路41へ出力され、通信部4の送信回路41によって符号化(変調)され、一方、通信部4の受信回路42で復号(復調)されたデータは、入出力IF部5へ出力され、前記外部の機器へ出力される。
前記受信回路42は、例えば、図2に示すように、遅延検波回路Sと、トラッキング回路8と、復号回路9とを備えて構成されている。
遅延検波回路Sは、AFE部3におけるリミッタアンプ32の出力端に接続され、リミッタアンプ32の出力が入力され、受信波が通信信号であるか否かを調べる回路である。より具体的には、遅延検波回路Sは、前記受信波に対し遅延相関演算を行う遅延相関演算回路6と、遅延相関演算回路6の出力に基づいて前記受信波が前記他の通信装置によって送信された通信信号であるか否かを調べる捕捉回路7と、遅延相関演算回路6の出力に基づいてデータの復号を行う復号回路9へ遅延相関演算回路6の出力を出力するための出力部SLとを備えて構成される。本実施形態では、まず、捕捉回路7が動作し、遅延相関演算回路6の出力に基づいて前記他の送信装置によって送信された通信信号を捕捉する。その後、後述の復号回路9が動作し、後述のプリアンブル部の終了を検出する。
出力部SLは、本実施形態では、遅延相関演算回路6と復号回路9とをつなぐ配線(例えばリード線や基板の配線パターンや集積回路における配線パターン等を含む)である。なお、出力部SLは、この配線に限定されるものではなく、例えば、遅延相関演算回路6の出力を出力するための端子等であってもよい。
遅延相関演算回路6は、AFE部3のリミッタアンプ32に接続され、例えば、I用乗算器(I用ミキサ)61Iと、I用ナイキストフィルタ62Iと、I用シフトレジスタ63Iと、I用相関演算回路64Iと、Q用乗算器(I用ミキサ)61Qと、Q用ナイキストフィルタ62Qと、Q用シフトレジスタ63Qと、Q用相関演算回路64Qと、加算器65とを備えて構成される。AFE部3のリミッタアンプ32の出力は、所定のサンプリング間隔でサンプリングされて受信回路42に入力され、遅延相関演算回路6に入力される。サンプリング間隔は、いわゆる標本化定理によって決定されるが、本実施形態では、1シンボルの波形を、予め設定された所定の個数nのサンプリング点でサンプリングするように設定されている。
I用乗算器61Iは、AFE部3のリミッタアンプ32に接続され、リミッタアンプ32の出力とローカル周波数ωのsinωtとを乗算することによってI信号成分を生成する回路である。I用ナイキストフィルタ62Iは、I用乗算器61Iに接続され、I用乗算器61Iから出力されたI信号成分を所定のナイキストフィルタ特性でフィルタリングする回路である。受信用のナイキストフィルタは、送信用のナイキストフィルタとセット(組)で、ナイキストフィルタ特性を持つように構成してある。I用シフトレジスタ63Iは、I用ナイキストフィルタ62Iに接続され、I用ナイキストフィルタ62Iの出力を所定のビット数分で記憶する回路である。本実施形態では、1シンボルの波形を前記n個のサンプリング点でサンプリングするように受信回路42が構成されていることから、I用シフトレジスタ63Iは、1シンボル分のデータを記憶することができるように、nビットで構成されている。シフトレジスタは、1ビットのデータ(値)を記憶するフリップフロップを複数個カスケード接続したディジタル回路であって、前記1ビットのデータがその回路内を順次に移動(シフト)する回路である。I用相関演算回路64Iは、I用ナイキストフィルタ62IおよびI用シフトレジスタ63Iに接続され、I用ナイキストフィルタ62Iの出力とI用シフトレジスタ63Iの出力との相関演算を行う回路である。これによってI信号成分に対し遅延相関演算が行われる。
また同様に、Q用乗算器61Qは、AFE部3のリミッタアンプ32に接続され、リミッタアンプ32の出力とローカル周波数ωの−cosωtとを乗算することによってQ信号成分を生成する回路である。Q用ナイキストフィルタ62Qは、Q用乗算器61Qに接続され、Q用乗算器61Qから出力されたQ信号成分を所定のナイキストフィルタ特性でフィルタリングする回路である。この受信用のナイキストフィルタは、送信用のナイキストフィルタとセット(組)で、ナイキストフィルタ特性を持つように構成してある。Q用シフトレジスタ63Qは、Q用ナイキストフィルタ62Qに接続され、Q用ナイキストフィルタ62Qの出力を所定のビット数分で記憶する回路である。Q用シフトレジスタ63Qは、1シンボル分のデータを記憶することができるように、nビットで構成されている。Q用相関演算回路64Qは、Q用ナイキストフィルタ62QおよびQ用シフトレジスタ63Qに接続され、Q用ナイキストフィルタ62Qの出力とQ用シフトレジスタ63Qの出力との相関演算を行う回路である。これによってQ信号成分に対し遅延相関演算が行われる。
加算器65は、I用相関演算回路64IおよびQ用相関演算回路64Qのそれぞれに接続され、I用相関演算回路64Iの出力およびQ用相関演算回路64Qの出力を加算する回路である。この加算結果は、遅延相関演算回路6の出力として、出力部SLによって、捕捉回路7および復号回路9のそれぞれへ出力される。
捕捉回路7は、遅延相関演算回路6に接続され、例えば、図2に示すように、2乗演算回路71と、第1閾値比較回路72と、sync用シフトレジスタ73と、候補比較回路74と、一致判定回路75と、パターン候補記憶回路76とを備えて構成される。
2乗演算回路71は、遅延相関演算回路6の加算器65に接続され、遅延相関演算回路6の出力、すなわち、加算器65の出力に対しその2乗を演算する回路である。第1閾値比較回路72は、2乗演算回路71に接続され、2乗演算回路72の出力(2乗結果)と予め設定された所定の第1閾値Th1とを比較することによって2乗演算回路71の出力を2値化する回路である。sync用シフトレジスタ73は、第1閾値比較回路72に接続され、第1閾値比較回路72の出力(第1閾値比較結果)を所定のビット数で記憶する回路である。sync用シフトレジスタ73は、1シンボル分のデータを記憶することができるように、nビットで構成されている。
遅延相関演算回路6の出力は、2乗演算回路71によってその2乗が演算され、この2乗結果が第1閾値比較回路72によって前記所定の第1閾値Th1と比較され、その第1閾値比較結果がsync用シフトレジスタ73に記憶される。これによって遅延相関演算回路6の出力に基づく1シンボル分の形状が生成され、sync用シフトレジスタには、この遅延相関演算回路6の出力に基づく1シンボル分の形状が記憶される。このように1シンボルの形状は、複数のビットによって表されている。このような2乗演算回路71、第1閾値比較回路72およびsync用シフトレジスタ73は、遅延相関演算回路6の出力に基づく1シンボル分の形状を生成する形状生成部を構成し、この形状生成部の一例に対応する。
パターン候補記憶回路76は、1シンボル分の形状の候補をパターン候補として複数個予め記憶する回路である。パターン候補は、各ビットの値を予め既定することによって形成された所定のビットパターンであり、複数のパターン候補は、互いに異なるビットパターンであって、複数のパターン候補のうちの少なくとも1つは、各ビットのうちの少なくとも1つの値が任意となっている。
ここで、通信信号のフレーム100は、例えば、図3に示すように、プリアンブル部101と、送信すべきデータを収容するペイロード部102とを備えて構成され、プリアンブル部101は、受信した受信波からデータを復号するために、復号のタイミングを、受信した受信波に同期させるために使用される同期パターンを収容する同期パターン部111と、同期パターン部111の終了を表すSFD部112とを備えて構成される。SFD部112は、プリアンブル部101の終了を表すものでもあり、さらには、ペイロード部102の開始を表すものでもある。
本実施形態では、この同期パターン部111には、同期パターンとして、例えば、「111・・・111」が収容され、SFD部112には、例えば、「1010」が収容されている。DBPSK方式では、上述したように、互いに隣接する2個のシンボル間における位相変化量とデータの値とを対応付けている。このようなDBPSK方式の場合では、111・・・111とすると、毎回、位相が反転するので、同期パターンには、「111・・・111」が採用され、同期を容易に取れるようにされている。
そして、1シンボルをn個のサンプリング点でサンプリングした場合、遅延相関演算を行ってその2乗の第1閾値判定結果は、相関が高い場合であって、受信波にノイズがほとんど乗っていない場合(受信波にノイズがほとんど重畳していない場合)には16個のサンプリング点の中心付近では“1”となってその他では“0”となるパターン、例えば「00・・・01110・・・00」や「00・・・00100・・・00」となる。しかしながら、例えば受信波にノイズが重畳されたり位相がずれたり等すると、前記第1閾値判定結果は、n個のサンプリング点の中心付近ではない処に“1”が現れる場合がある。そこで、本実施形態では、パターン候補記憶回路76に予め記憶される前記パターン候補は、複数とされ、この複数のパターン候補には、n個のサンプリング点の中心付近ではない処に“1”を含むパターンやn個のサンプリング点の中心付近ではない処が不定(データ値が任意、すなわち“0”でも“1”でもよい)であるパターン等が含まれる。この複数のパターン候補は、例えば、この通信装置が用いる伝送路のトポロジーやその伝送特性(例えば位相の崩れ方等)等を考慮することによって予め既定され、「00・・・01110・・・00」や「00・・・00100・・・00」の2パターンにさらに「00・・・011110・・・00」や「00・・・1XX1111XXX1・・・00」等のパターンを含んでいる。Xは、“0”および“1”であることを表している。このようにパターン候補は、各ビットの値を予め既定することによって形成された所定のビットパターンであり、複数のパターン候補は、互いに異なるビットパターンであって、複数のパターン候補のうちの少なくとも1つは、各ビットのうちの少なくとも1つの値が任意である。
候補比較回路74は、sync用シフトレジスタ73およびパターン候補記憶回路76のそれぞれに接続され、sync用シフトレジスタ73に記憶されている1シンボル分の形状とパターン候補記憶回路76に記憶されている複数のパターン候補のそれぞれの形状とを比較する回路である。sync用シフトレジスタ73に記憶されている1シンボル分の形状とパターン候補記憶回路76に記憶されている複数のパターン候補のそれぞれの形状との比較において、候補比較回路74は、sync用シフトレジスタ73の各ビットに記憶されている各値と、パターン候補の各ビットの各値とを比較する。
一致判定回路75は、候補比較回路74に接続され、候補比較回路74より入力されたその比較結果に基づいて、候補比較回路74によって比較されたsync用シフトレジスタ73の1シンボル分の形状と複数のパターン候補のいずれかとがnサンプル間隔(1シンボル間隔)で複数回一致した場合に、受信波が前記他の通信装置によって送信された通信信号であるとみなす回路である。前記一致回数は、例えば、2回、3回および4回等でよい。この一致回数が多ければその判定精度は上がるが、その一方で判定時間が長くなる。
トラッキング回路8は、遅延検波回路Sに接続され、1シンボルにおける時間的な中央位置で復号を行うことができるように、1シンボルの時間長に対応する時間間隔で所定の処理を行う場合における前記時間間隔を調整する回路である。前記所定の処理は、本実施形態では、復号回路9のDec用シフトレジスタ91に対するデータ復号回路92による復号処理が挙げられる。より具体的には、トラッキング回路8は、例えば、図2に示すように、Tr用シフトレジスタ81と、間隔調整回路82とを備えて構成される。
Tr用シフトレジスタ81は、遅延検波回路Sの2乗演算回路71に接続され、1シンボル分の、遅延相関演算回路6の出力を2乗演算回路71で2乗した2乗結果を記憶する回路である。間隔調整回路82は、Tr用シフトレジスタ81に接続され、Tr用シフトレジスタ81に記憶された1シンボル分の2乗結果において、その時間的に略中央に位置する中央位置におけるサンプリング値(mean値)、前記中央位置よりも時間的に1サンプリング点先行する先行位置におけるサンプリング値(early値)および前記中央位置よりも時間的に1サンプリング点後行する後行位置におけるサンプリング値(late値)のそれぞれを比較し、その比較結果に応じて前記時間間隔を調整する回路である。より具体的には、まず、nサイクルごとに、前記mean値、前記early値、前記late値を比較し、前記3値にそれぞれ対応するMEANカウンタ、EARLYカウンタおよびLATEカウンタに対し、前記比較結果の最大値のカウンタに1ポイントを加算する。そして、前記MEANカウンタが前記所定の第2閾値Th2を越えた場合には、時間調整回路82は、現在の前記時間間隔を維持するように復号回路9を動作させ、前記EARLYカウンタが前記所定の第2閾値Th2を越えた場合には、時間調整回路82は、現在の前記時間間隔を1サンプリング長だけ長くするように復号回路9を動作させ、そして、前記LATEカウンタが前記所定の第2閾値Th2を越えた場合には、時間調整回路82は、現在の前記時間間隔を1サンプリング長だけ短くするように復号回路9を動作させる。
本実施形態では、各回路が動作クロックのクロックタイミングに合わせて動作し、1シンボルがn個のサンプリング点でサンプリングされているので、図4に示すように、前記MEANカウンタが前記所定の第2閾値Th2を越えた場合には、シンボルの時間的な略中央位置と復号回路9でデータを復号するタイミングとが一致している場合であるから(図4(I)参照)、時間調整回路82は、現在の同期タイミングを維持するように、nサイクルの前記時間間隔で復号回路9を動作させ(図4(A)、(B)、(C)および(E)参照)、前記EARLYカウンタが前記所定の第2閾値Th2を越えた場合には、シンボルの時間的な略中央の位置より復号回路9でデータを復号するタイミングが時間的に先行している場合であるから(図4(I)参照)、時間調整回路82は、現在の同期タイミングを遅らせるように、early_out信号を出力することによって1回だけ(n+1)サイクルの前記時間間隔で復号回路9を動作させ(図4(A)、(B)、(C)、(D)および(G)参照)、そして、前記LATEカウンタが前記所定の第2閾値Th2を越えた場合には、シンボルの時間的な略中央の位置より復号回路9でデータを復号するタイミングが時間的に後行している場合であるから(図4(I)参照)、時間調整回路82は、現在の同期タイミングを早めるように、late_out信号を出力することによって1回だけ(n−1)サイクルの前記時間間隔で復号回路9を動作させる(図4(A)、(B)、(C)、(F)および(H)参照)。
なお、図4(A)は、通信部4における各回路の動作タイミングを同期させるためのクロックを表し、図4(B)は、Tr用シフトレジスタ81の各ビット値(相関信号)を表し、図4(C)は、遅延検波回路Sによって確立された同期タイミングを表し、図4(D)は、EARLYカウンタを表し、図4(E)は、MEANカウンタを表し、図4(F)は、LATEカウンタを表し、図4(G)は、early_out信号を表し、図4(H)は、late_out信号を表し、そして、図4(I)は、図4(B)および図4(C)の部分拡大図である。
復号回路9は、遅延検波回路Sの遅延相関演算回路6に前記出力部SLによって接続され、遅延相関演算回路6の出力に基づいてデータの復号を行う回路である。より具体的には、復号回路9は、例えば、図2(図5(A))に示すように、Dec用シフトレジスタ91と、データ復号回路92とを備えて構成される。
Dec用シフトレジスタ91は、遅延検波回路Sの遅延相関演算回路6に前記出力部SLによって接続され、1シンボル分の遅延相関演算回路6の出力を記憶する回路である。データ復号回路92は、Dec用シフトレジスタ91に接続され、Dec用シフトレジスタ91の略中央に位置する中央位置における値に基づいてデータを復号する回路である。より具体的には、データ復号回路92は、通信信号がDBPSK方式で符号化されているので、Dec用シフトレジスタ91の略中央に位置する中央位置(中央位置のビット)における値の符号ビットを1、0に対応付けて復号データとする。
なお、復号回路9は、図2(図5(A))に示す構成に代え、図5(B)に示す構成であってもよい。すなわち、この復号回路9Aは、図5(B)に示すように、Dec用シフトレジスタ91と、データ復号回路92Aとを備えて構成される。Dec用シフトレジスタ91は、遅延検波回路Sの遅延相関演算回路6に前記出力部SLによって接続され、1シンボル分の遅延相関演算回路6の出力を記憶する回路である。データ復号回路92Aは、Dec用シフトレジスタ91に接続され、Dec用シフトレジスタ91の略中央に位置する中央位置における値と、前記中央位置よりも時間的に先行する先行位置における値および前記中央位置よりも時間的に後行する後行位置における値(例えば前記中央位置に対する直前直後に位置する所定ビット数(1または複数)の各値)と、に基づいてデータを復号する回路である。より具体的には、データ復号回路92Aは、通信信号がDBPSK方式で符号化されているので、Dec用シフトレジスタ91の略中央に位置する中央位置における値(中央位置のビットの値)と、前記中央位置よりも時間的に先行する先行位置における値および前記中央位置よりも時間的に後行する後行位置における値(例えば前記中央位置に対する直前直後に位置する所定ビット数(1または複数)の各値)と、の総和における符号ビットを1,0に対応付けて復号データとする。前記中央位置に対する前後のビットのビット数は、図5(B)に示す例では、前に3ビットであって後に3ビットであるが、これに限定されるものではなく、例えば、前に2ビットであって後に2ビットである場合や前に1ビットであって後に1ビットである場合等であってもよい。このように図5(B)に示す構成の復号回路9Aは、Dec用シフトレジスタ91の略中央に位置する中央位置における値だけでなく、前記中央位置に対する先行位置における値および前記中央位置に対する後行位置における値も、例えば前記中央位置に対する直前直後に位置する各値も、データの復号に用いるので、より精度よくより正確にデータを復号することができる。
次に、本実施形態の通信装置Mについて、その受信動作について説明する。本実施形態の通信装置Mは、例えば、図略の電源スイッチ等の投入によってその動作を開始し、さらに、通信信号を受信する受信動作を開始すると、通信信号の有無に関わらず、伝送路PLからブリッジダイオード回路1を介して受信波をAFE部3に取り込む。この取り込まれた受信波は、コンデンサC2を介してリミッタアンプ32に入力され、リミッタアンプ32によって受信波の振幅レベルに応じた波形に変換され、この波形変換された受信波は、リミッタアンプ32から通信部4の受信回路42へ出力される。
受信回路42では、遅延検波回路Sによって遅延検波される。より具体的には、まず、この波形変換された受信波は、I用乗算器61IおよびQ用乗算器61Qのそれぞれに入力される。
I用乗算器61Iでは、この波形変換された受信波と前記sinωtとが乗算され、その乗算によって生成されたI信号成分は、I用ナイキストフィルタ62Iに入力される。I用ナイキストフィルタでは、I信号成分は、送受信のセットでナイキストフィルタ特性を構成したフィルタ特性によってフィルタリングされ、そのフィルタリングされたI信号成分は、I用シフトレジスタ63IおよびI用相関演算回路64Iに入力される。I用シフトレジスタ63Iでは、前記フィルタリングされたI信号成分は、入力端のビット(フリップフロップ)から出力端のビット(フリップフロップ)へ、動作クロックのクロックタイミングに合わせて順次に移動し、I用相関演算回路64Iに入力される。I用相関演算回路64Iでは、前記動作クロックのクロックタイミングに合わせて、I用ナイキストフィルタ62Iから入力された前記フィルタリングされたI信号成分とI用シフトレジスタ63Iから入力された1シンボル分だけ前の前記フィルタリングされたI信号成分とが相関演算(乗算)され、その相関演算の結果が加算器65に入力される。
また同様に、Q用乗算器61Qでは、この波形変換された受信波と前記−cosωtとが乗算され、その乗算によって生成されたQ信号成分は、Q用ナイキストフィルタ62Qに入力される。Q用ナイキストフィルタでは、Q信号成分は、送受信のセットでナイキストフィルタ特性を構成したフィルタ特性によってフィルタリングされ、そのフィルタリングされたQ信号成分は、Q用シフトレジスタ63QおよびQ用相関演算回路64Iに入力される。Q用シフトレジスタ63Qでは、前記フィルタリングされたQ信号成分は、入力端のビット(フリップフロップ)から出力端のビット(フリップフロップ)へ、動作クロックのクロックタイミングに合わせて順次に移動し、Q用相関演算回路64Qに入力される。Q用相関演算回路64Qでは、前記動作クロックのクロックタイミングに合わせて、Q用ナイキストフィルタ62Qから入力された前記フィルタリングされたQ信号成分とQ用シフトレジスタ63Qから入力された1シンボル分だけ前の前記フィルタリングされたQ信号成分とが相関演算(乗算)され、その相関演算の結果が加算器65に入力される。
加算器65では、I用相関演算回路64Iの相関演算の結果とQ用相関演算回路64Qの相関演算の結果とが加算され、この加算結果は、出力部SLに出力され、捕捉回路7および復号回路9のそれぞれに入力される。
ここで、受信波をS(i)とし、受信波S(i)の実部をI(i)とし、受信波S(i)の虚部をQ(i)とし、虚数単位をj(j2=−1)とする場合には、受信波S(i)は、S(i)=I(i)+jQ(i)と表され、1シンボル前の受信波S(i−T)は、S(i−T)=I(i−T)+jQ(i−T)と表される。時間Tは、1個のシンボルの時間的な長さである。本実施形態の通信装置Mでは、1シンボルの波形をn個のサンプリング点でサンプリングしているので、T=n×サンプリング間隔となる。iは、動作クロックのクロック番号である。このように定義すると、遅延相関値c(i)は、c(i)=(I(i)+jQ(i))・(I(i−T)−jQ(i−T))=[I(i)I(i−T)+Q(i)Q(i−T)]+j[Q(i)I(i−T)−I(i)Q(i−T)]=A+jB、A=I(i)I(i−T)+Q(i)Q(i−T),B=Q(i)I(i−T)−I(i)Q(i−T)となる。本実施形態の通信装置Mでは、DBPSKであるため、虚部Bを無視し、上述の構成によって上述のように動作し、この実部Aのみを復号回路に用いればよい。
捕捉回路7では、遅延相関演算回路6から捕捉回路7に入力された前記加算結果(遅延相関値c(i)=A)は、まず、2乗演算回路71に入力される。2乗演算回路71では、遅延相関値Aの2乗が演算され、その2乗結果(e(i)=A2=((I(i)I(i−T))+(Q(i)Q(i−T)))2は、第1閾値比較回路72に入力される。第1閾値比較回路72では、前記2乗結果A2が所定の第1閾値Th1と比較され、2値化され、この2値化された2乗結果A2’は、sync用シフトレジスタ73に入力される。すなわち、前記2乗結果A2が所定の第1閾値Th1よりも小さい場合には、“0”とされ、一方、前記2乗結果A2が所定の第1閾値Th1以上である場合には、“1”とされる。sync用シフトレジスタ73では、この2値化された2乗結果A2’は、入力端のビット(フリップフロップ)から出力端のビット(フリップフロップ)へ、動作クロックのクロックタイミングに合わせて順次に移動される。そして、候補比較回路74は、動作クロックのクロックタイミングごとに、sync用シフトレジスタ73における1シンボル分の形状とパターン候補記憶回路76における複数のパターン候補のそれぞれの形状とを比較し、その比較結果は、一致判定回路75に入力される。前記比較は、互いに対応するビットごとに較べることによって実行される。一致判定回路75では、前記比較結果に基づいて、候補比較回路74によって比較されたsync用シフトレジスタ73における1シンボル分の形状とパターン候補記憶回路76における複数のパターン候補のいずれかとが一致した回数が計数(カウント)される。
そして、同期パターンの各ビットが次々に受信されることによって、受信回路42では、候補比較回路74から一致判定回路75に、前記一致した比較結果が入力され、一致判定回路75では、前記比較結果に基づいて、前記一致した回数がカウントアップされる。ここで、本実施形態では、1シンボルがn個のサンプリング点によってサンプリングされていることから、効率的に前記判定を行うために、1回目の一致が判定されると、捕捉回路7は、2回目の判定動作では、1回目の一致の判定から(n−1)サンプリング後、nサンプリング後および(n+1)サンプリング後の各タイミングで、前記判定を行う。なお、捕捉回路7は、1回目の一致判定からnサンプリング後で前記判定を行うように構成されてもよいが、上述のように、nサンプリング後だけでなく、nサンプリング後の前後である(n−1)サンプリング後および(n+1)サンプリング後の各タイミングで前記判定を行うことで、より確実に同期パターンを捉えることができる。さらに、本実施形態では、2回目の一致が判定されると、同様の観点から、捕捉回路7は、3回目の判定動作では、1回目の一致の判定から(2n−2)サンプリング後、(2n−1)サンプリング後、2nサンプリング後、(2n+1)サンプリング後および(2n+2)サンプリング後の各タイミングで、前記判定を行う。なお、捕捉回路7は、1回目の一致判定から2nサンプリング後で前記判定を行うように構成されてもよく、あるいは、2回目の一致の判定から(n−1)サンプリング後、nサンプリング後および(n+1)サンプリング後の各タイミングで前記判定を行うように構成されてもよい。
そして、前記一致した回数が3回となった場合に、プリアンブル部101の検出と判定され、遅延検波による同期が捕捉される。この同期捕捉の後に、捕捉回路7の一致判定回路75は、トラッキング回路8にトラッキング動作を開始させ、復号回路9に復号動作を開始させる。
トラッキング回路8では、そのトラッキング動作が開始されると、Tr用シフトレジスタ81では、捕捉回路7の2乗演算回路71から入力された前記2乗結果(e(i)=A2)が、入力端のビット(フリップフロップ)から出力端のビット(フリップフロップ)へ、動作クロックのクロックタイミングに合わせて順次に移動される。そして、時間調整回路82は、遅延検波回路Sによって捕捉された同期に応じて、Tr用シフトレジスタ81における略中央に位置する中央位置におけるサンプリング値(mean値)、前記中央位置よりも時間的に1サンプリング点先行する先行位置におけるサンプリング値(early値)および前記中央位置よりも時間的に1サンプリング点後行する後行位置におけるサンプリング値(late値)のそれぞれを比較し、その比較結果に応じて前記時間間隔を調整する。より具体的には、図4を用いて上述したように、間隔調整回路82は、前記MEANカウンタが前記所定の第2閾値Th2を越えた場合には、現在の同期タイミングを維持するように、nサイクルを前記時間間隔として復号回路9を動作させ、前記EARLYカウンタが前記所定の第2閾値Th2を越えた場合には、現在の同期タイミングを遅らせるように1回だけ(n+1)サイクルを前記時間間隔として復号回路9を動作させ、そして、前記LATEカウンタが前記所定の第2閾値Th2を越えた場合には、現在の同期タイミングを早めるように1回だけ(n−1)サイクルを前記時間間隔として復号回路9を動作させる。
また、復号回路9では、その復号動作が開始されると、Dec用シフトレジスタ91では、遅延検波回路Sの遅延相関演算回路6から入力された前記遅延相関値c(i)(=A)が、入力端のビット(フリップフロップ)から出力端のビット(フリップフロップ)へ、動作クロックのクロックタイミングに合わせて順次に移動される。そして、データ復号回路92は、遅延検波回路Sによって捕捉された同期に応じて、Dec用シフトレジスタ91の略中央に位置する中央位置(中央位置のビット)における値の符号ビットを0、1に対応付けて復号データとする。
あるいは、データ復号回路92に代え、図5(B)に示すデータ復号回路92Aの場合では、データ復号回路92Aは、遅延検波回路Sによって確立された同期に応じて、Dec用シフトレジスタ91の略中央に位置する中央位置における値(中央位置のビットの値)および前記中央位置に対する直前直後に位置する各値(中央位置のビットに対する前後の各ビットの各値)の総和における符号ビットを0、1に対応付けて復号データとする。
そして、捕捉回路7は、前記同期捕捉の後に、このように復号回路9で復号されたデータを調べ、プリアンブル部101のSFD部112のビットパターン、例えば、上述の「1010」を検出することによってプリアンブル部101の終了を検出し、これによって送信信号との同期が確立される。
このように動作することによって、通信装置Mは、通信信号が伝送路PLを伝播してくると、この通信信号を遅延検波し、通信信号からデータを復号することができる。
そして、本実施形態の通信装置Mおよび遅延検波回路Sでは、遅延相関演算回路6が受信波に対し遅延相関演算を行い、捕捉回路7が遅延相関演算回路6の出力に基づいて前記受信波が送信装置によって送信された通信信号であるか否かを判定することで、遅延検波が行われる。そして、この遅延検波処理の途中の工程で生成された遅延相関演算の結果(遅延相関値c(i)(=A))が復号回路9へ出力部SLを介して出力される。このため、受信波を2つに分配し、その一方の受信波で遅延検波を行うとともに他方の受信波で復号を行う典型的な受信装置の場合に較べて、復号処理に遅延検波回路の一部が用いられるので、このような本実施形態の通信装置Mおよび遅延検波回路Sは、低コストで消費電力を低減することができる。
また、本実施形態の通信装置Mおよび遅延検波回路Sでは、1シンボル分の形状の候補(パターン候補)が予め複数個用意され、複数個のパターン候補がパターン候補記憶回路76に予め記憶される。このため、前記受信波が前記他の通信装置によって送信された通信信号であると判定され易くなり、このような本実施形態の通信装置Mおよび遅延検波回路Sは、受信波の到来を確実に捉えることができる。その一方で、本実施形態の通信装置Mおよび遅延検波回路Sは、sync用シフトレジスタ73における1シンボル分の形状と複数のパターン候補のいずれかとが複数回一致した場合に、前記受信波が前記他の通信装置によって送信された通信信号であるとみなす(同期捕捉)。このため、このような本実施形態の通信装置Mおよび遅延検波回路Sは、前記受信波が前記他の通信装置によって送信された通信信号であるとの判定を行うことが可能となり、的確に遅延検波を行うことができる。
また、本実施形態の通信装置Mおよび遅延検波回路Sでは、前記複数のパターン候補のうちの少なくとも1つは、前記各ビットのうちの少なくとも1つの値が任意である。このため、伝送中にシンボルの形状が前記他の通信装置による送信波形と異なってしまった場合でも、前記受信波が前記他の通信装置によって送信された通信信号であると判定することが可能となり、このような本実施形態の通信装置Mおよび遅延検波回路Sは、受信波の到来をより確実に捉えることができる。
また、本実施形態の通信装置Mおよび遅延検波回路Sでは、トラッキング回路8を備えるので、前記他の通信装置のクロック間隔と通信装置Mのクロック間隔とのズレを補正することができ、より確実に遅延検波を行うことができる。
また、本実施形態の通信装置Mおよび遅延検波回路Sでは、復号回路9を備えるので、受信波に基づいてデータの復号を行うことができる。
また、典型的な常套手段では、受信回路の入力前の回路には、オートゲインコントロールアンプ(AGCアンプ)とアナログ−ディジタルコンバータ(ADコンバータ)とが用いられ、伝送路PLから取り出された受信波は、前記AGCアンプによって適正な振幅に調整され、前記ADコンバータによってアナログ信号からディジタル信号へ変換され、受信回路へ入力される。一方、本実施形態の通信装置Mでは、受信回路42の入力前の回路には、上述したように、リミッタアンプ32が用いられ、伝送路PLから取り出された受信波は、このリミッタアンプ32によって方形波信号に変換され、受信回路42へ入力される。このように本実施形態の通信装置Mでは、典型的な常套手段であるAGCアンプとADコンバータに代え、リミッタアンプ32が用いられているので、回路規模が小さくなるから、この結果、本実施形態の通信装置Mは、より低コストで消費電力をより低減することができる。
そして、本実施形態の通信装置Mでは、上述の低速DLC伝送方式による通信装置が低コストであって低消費電力で実現されている。
本明細書は、上記のように様々な態様の技術を開示しているが、そのうち主な技術を以下に纏める。
一態様にかかる遅延検波回路は、受信した2相位相変調方式の受信波に基づいて送信装置によって送信されたデータを復号する復号処理の一部を行う遅延検波回路であって、前記受信波を方形波信号に変換し増幅するリミッタアンプと、前記リミッタアンプの出力に対し遅延相関演算を行う遅延相関演算部と、前記遅延相関演算部の出力に基づいて前記受信波が前記送信装置によって送信された通信信号であるか否かを調べる捕捉部と、前記遅延相関演算部の出力に基づいて前記データの復号を行う復号部へ前記遅延相関演算部の出力を出力するための出力部とを備えることを特徴とする。
このような構成の遅延検波回路では、リミッタアンプが2相位相変調方式の受信波を方形波信号に変換して増幅し、遅延相関演算部がリミッタアンプの出力に対し遅延相関演算を行い、捕捉部が遅延相関演算部の出力に基づいて前記受信波が送信装置によって送信された通信信号であるか否かを調べることで、遅延検波が行われる。そして、この遅延検波処理の途中の工程で生成された遅延相関演算の結果が復号部へ出力部を介して出力される。このため、遅延相関演算部の前段にいわゆるAGCアンプやADコンバータを用いる場合に較べて、回路規模が小さくなり、さらに、受信波を2つに分配し、その一方の受信波で遅延検波を行うとともに他方の受信波で復号を行う場合に較べて、復号処理に遅延検波回路の一部が用いられるので、このような構成の遅延検波回路は、低コストで消費電力を低減することができる。
ここで、前記出力部は、例えば、前記遅延相関演算部の出力を出力する端子であってもよく、また例えば、前記遅延相関演算部と前記復号部とをつなぐ配線(例えばリード線や基板の配線パターンや集積回路における配線パターン等を含む)等であってもよい。
また、他の一態様では、上述の遅延検波回路において、前記リミッタアンプは、さらに、通信に使用している通信帯域のみを抽出することを特徴とする。
このような構成の遅延検波回路は、前記通信帯域を除く周波数の信号をノイズとして除去することができる。
また、これら他の一態様では、上述の遅延検波回路において、前記捕捉部は、1シンボル分の形状の候補をパターン候補として複数個予め記憶するパターン候補記憶部と、前記遅延相関演算部の出力に基づく1シンボル分の形状を生成する形状生成部と、前記形状生成部の1シンボル分の形状と前記複数のパターン候補のそれぞれとを比較する比較部と、前記比較部によって比較された前記形状生成部の1シンボル分の形状と複数のパターン候補のいずれかとが複数回一致した場合に、前記受信波が前記送信装置によって送信された通信信号であると判定する一致判定部とを備える。
このような構成の遅延検波回路では、1シンボル分の形状の候補が予め複数個用意される。このため、前記受信波が前記送信装置によって送信された通信信号であると判定され易くなり、このような構成の遅延検波回路は、受信波の到来を確実に捉えることができる。その一方で、この遅延検波回路は、前記形状生成部の1シンボル分の形状と複数のパターン候補のいずれかとが複数回一致した場合に、前記受信波が前記送信装置によって送信された通信信号であるとみなす(同期の捕捉)。このため、このような構成の遅延検波回路は、前記受信波が前記送信装置によって送信された通信信号であるとの判定を行うことが可能となり、的確に遅延検波を行うことができる。
また、他の一態様では、上述の遅延検波回路において、前記形状生成部は、前記遅延相関演算部の出力を2乗する2乗演算部と、前記2乗演算部の出力と所定の閾値とを比較することによって前記2乗演算部の出力を2値化する閾値比較部と、1シンボル分の前記閾値比較部の出力を記憶するレジスタ部とを備える。
この構成によれば、好適に形状生成部が実現され、好適に遅延検波回路が実現される。
また、他の一態様では、上述の遅延検波回路において、前記1シンボル分の形状は、複数のビットによって表され、前記パターン候補は、前記各ビットの値を予め既定することによって形成された所定のビットパターンであり、前記複数のパターン候補は、互いに異なるビットパターンであって、前記複数のパターン候補のうちの少なくとも1つは、前記各ビットのうちの少なくとも1つの値が任意である。
このような構成の遅延検波回路では、前記複数のパターン候補のうちの少なくとも1つは、前記各ビットのうちの少なくとも1つの値が任意である。このため、伝送中にシンボルの形状が前記送信装置による送信波形と異なってしまった場合でも、前記受信波が前記送信装置によって送信された通信信号であるとみなすことが可能となり、このような構成の遅延検波回路は、受信波の到来をより確実に捉えることができる。
また、他の一態様では、これら上述の遅延検波回路において、1シンボルにおける時間的な中央位置で復号を行うことができるように、1シンボルの時間長に対応する時間間隔で所定の処理を行う場合における前記時間間隔を調整するトラッキング部をさらに備える。
このような構成の遅延検波回路は、トラッキング部をさらに備えるので、送信装置のクロック間隔と受信装置のクロック間隔とのズレを補正することができ、より確実に遅延検波を行うことができる。
また、他の一態様では、上述の遅延検波回路において、前記トラッキング部は、1シンボル分の、前記遅延相関演算部の出力を2乗した2乗結果を記憶する第2レジスタ部と、前記第2レジスタ部に記憶された1シンボル分の2乗結果において、その時間的に略中央に位置する中央位置における値、前記中央位置よりも時間的に先行する先行位置における値および前記中央位置よりも時間的に後行する後行位置における値のそれぞれを比較し、その比較結果に応じて前記時間間隔を調整する間隔調整部とを備える。
この構成によれば、好適にトラッキング部が実現され、好適に、遅延検波回路が実現される。
また、他の一態様では、これら上述の遅延検波回路において、前記遅延相関演算部の出力に基づいて前記データの復号を行う復号部をさらに備える。
このような構成の遅延検波回路は、復号部をさらに備えることにより、受信波に基づいてデータの復号を行うことができる。
また、他の一態様では、上述の遅延検波回路において、前記復号部は、1シンボル分の前記遅延相関演算部の出力を記憶する第3レジスタと、前記第3レジスタの略中央に位置する中央位置における値に基づいてデータを復号するデータ復号部を備える。
この構成によれば、好適に復号部が実現され、好適に遅延検波回路が実現される。
また、他の一態様では、上述の遅延検波回路において、前記復号部は、1シンボル分の前記遅延相関演算部の出力を記憶する第3レジスタと、前記第3レジスタの略中央に位置する中央位置における値と、前記中央位置よりも時間的に先行する先行位置における値および前記中央位置よりも時間的に後行する後行位置における値とに基づいてデータを復号する第2データ復号部を備える。
この構成によれば、第3レジスタの略中央に位置する中央位置における値だけでなく、前記中央位置に対する前記先行位置における値および前記中央位置に対する前記後行位置における値も、例えば前記中央位置に対する直前直後に位置する所定のビット数(1または複数)の各値も、考慮した復号が行われるので、このような構成の遅延検波回路は、より正確にデータの復号を行うことができる。
また、他の一態様では、これら上述の遅延検波回路において、前記通信信号は、プリアンブル部とペイロード部とを備えるフレーム構成であり、前記捕捉部は、さらに、前記遅延相関演算部の出力に基づいて前記受信波が前記送信装置によって送信された通信信号を捕捉した場合に、さらに、前記復号部の出力に基づいて前記プリアンブル部の終了を検出する。
このような構成の遅延検波回路は、復号部の出力に基づいてプリアンブル部の終了を検出することによって、送信信号との同期を確立することができる。
そして、他の一態様にかかる受信装置は、伝送路から通信信号に依る受信波を取り出す結合部と、前記結合部で取り出された受信波に基づいて前記通信信号のデータを復号する受信部と、前記伝送路を流れる電力から、前記受信部を駆動する駆動電力を生成する受電部とを備え、前記受信部は、これら上述のいずれかの遅延検波回路を備える。
このような構成の受信装置は、これら上述のいずれかの遅延検波回路を受信部に備えるので、低コストで消費電力を低減することができる。
この出願は、2010年2月4日に出願された日本国特許出願特願2010−022671を基礎とするものであり、その内容は、本願に含まれるものである。
本発明を表現するために、上述において図面を参照しながら実施形態を通して本発明を適切且つ十分に説明したが、当業者であれば上述の実施形態を変更および/または改良することは容易に為し得ることであると認識すべきである。したがって、当業者が実施する変更形態または改良形態が、請求の範囲に記載された請求項の権利範囲を離脱するレベルのものでない限り、当該変更形態または当該改良形態は、当該請求項の権利範囲に包括されると解釈される。