JPS5853257A - デイジタルデ−タ受信回路 - Google Patents
デイジタルデ−タ受信回路Info
- Publication number
- JPS5853257A JPS5853257A JP15139681A JP15139681A JPS5853257A JP S5853257 A JPS5853257 A JP S5853257A JP 15139681 A JP15139681 A JP 15139681A JP 15139681 A JP15139681 A JP 15139681A JP S5853257 A JPS5853257 A JP S5853257A
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- JP
- Japan
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- data
- output
- signal line
- sampling point
- bit
- Prior art date
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- Pending
Links
- 238000005070 sampling Methods 0.000 claims abstract description 15
- 230000005540 biological transmission Effects 0.000 description 6
- 238000010586 diagram Methods 0.000 description 6
- 238000000034 method Methods 0.000 description 3
- 238000013500 data storage Methods 0.000 description 1
- 230000000630 rising effect Effects 0.000 description 1
- 230000001360 synchronised effect Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L25/00—Baseband systems
- H04L25/02—Details ; arrangements for supplying electrical power along data transmission lines
- H04L25/06—Dc level restoring means; Bias distortion correction ; Decision circuits providing symbol by symbol detection
- H04L25/068—Dc level restoring means; Bias distortion correction ; Decision circuits providing symbol by symbol detection by sampling faster than the nominal bit rate
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Computer Networks & Wireless Communication (AREA)
- Signal Processing (AREA)
- Dc Digital Transmission (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は、雑音の混入しやすいディジタル伝送に於て、
信頼性の高い伝送を提供するディジタルデータ受信回路
に関する１゜ 従来雑音の混入しやすいディジタル伝送、例えばオーデ
ィオカセットテープを用いたデータの８己憶等の場合、
その信頼性を高めるため、同じデータを複数回送って（
又は記碌して）その多数決をとったり、データの最後に
チェック用のデータを付加し、誤りであれば再送する等
の方法がとられていた。しかしこのような方法はデータ
の伝送時間が犬さくなる欠点があった。又データの１ビ
ツトを分割して多数決をとるものも、分割数が少なけれ
ば特定の回路も存在するが、分割数を増セそうとすると
困難になる。
信頼性の高い伝送を提供するディジタルデータ受信回路
に関する１゜ 従来雑音の混入しやすいディジタル伝送、例えばオーデ
ィオカセットテープを用いたデータの８己憶等の場合、
その信頼性を高めるため、同じデータを複数回送って（
又は記碌して）その多数決をとったり、データの最後に
チェック用のデータを付加し、誤りであれば再送する等
の方法がとられていた。しかしこのような方法はデータ
の伝送時間が犬さくなる欠点があった。又データの１ビ
ツトを分割して多数決をとるものも、分割数が少なけれ
ば特定の回路も存在するが、分割数を増セそうとすると
困難になる。
本発明は以上の欠点に鑑み、データ伝送時間を増加させ
ることなく信頼性の置いデータ伝送を行うディジタルデ
ータ受信回路を提供する。
ることなく信頼性の置いデータ伝送を行うディジタルデ
ータ受信回路を提供する。
次に本発明の詳細な説明を実施レリを使って説明する。
今例えば第１図に示すようなデータＤを受信した時、そ
のデータに同期したクロックＣを発生させればクロック
の立ら下がりでデータＤをサンプリングすることにより
伝送されたデータを得ることができる。しかしこの方法
はクロックの立ち下がりの瞬間のデータをとるので、ら
ようどその時に雑音があると誤ったデータを１でしまう
。例えば第２図は’１０”のデータを伝送したものが雑
音により’ ０１ ”と誤った場合を示している。
のデータに同期したクロックＣを発生させればクロック
の立ら下がりでデータＤをサンプリングすることにより
伝送されたデータを得ることができる。しかしこの方法
はクロックの立ち下がりの瞬間のデータをとるので、ら
ようどその時に雑音があると誤ったデータを１でしまう
。例えば第２図は’１０”のデータを伝送したものが雑
音により’ ０１ ”と誤った場合を示している。
令弟３図に示すように、第２図と同じ雑音を受けたデー
タＤを、実際のデータ伝送りロックの例えば３倍のクロ
ックＣでサンプリングをすると、１ビツトのデータに対
して３つずつのサンプリングデータが求まシ、これを多
数決理論により１ビツトとすることによりもとの正しい
データが求められることが知られている。
タＤを、実際のデータ伝送りロックの例えば３倍のクロ
ックＣでサンプリングをすると、１ビツトのデータに対
して３つずつのサンプリングデータが求まシ、これを多
数決理論により１ビツトとすることによりもとの正しい
データが求められることが知られている。
第４図は本発明の実施例であるが、この実施例を使って
以下に本発明の詳細な説明を述べる。
以下に本発明の詳細な説明を述べる。
第４図において信号線４５１に第５図に示すようなデー
タが入力されたとする。このデータには５０１、５０２
．５０３．５０４のような雑音がのっているとする。特
に５０３の雑音は第５図のクロックの立ち上が９でとり
込む時誤りとなる。
タが入力されたとする。このデータには５０１、５０２
．５０３．５０４のような雑音がのっているとする。特
に５０３の雑音は第５図のクロックの立ち上が９でとり
込む時誤りとなる。
今クロック発生回路４０１で第５図のサンプリングクロ
ック奮発生して信号線４５２に出力する。このサンプリ
ングクロックはデータの転送りロックの３倍の周波数と
なっている。
ック奮発生して信号線４５２に出力する。このサンプリ
ングクロックはデータの転送りロックの３倍の周波数と
なっている。
信号線４５２のサンプリングクロックはその立ち下がり
で信号線４５１のデータをサンプリングし、結果を３ビ
ツト長のシフトレジスタ４０２に順次蓄える。この時の
シフトレジスタ４０２の各ビットの出力４５３．４５４
．４５５の状、轢が第５図のＡ、 Ｂ、 Ｃに示しであ
る。例えば第５図で、サンプリング点５５１ではデータ
は雑音によシ″０″であるのでシフトレジスタ４０２の
最初のビットの出力Ａ（信号線４５３）は０”となる。
で信号線４５１のデータをサンプリングし、結果を３ビ
ツト長のシフトレジスタ４０２に順次蓄える。この時の
シフトレジスタ４０２の各ビットの出力４５３．４５４
．４５５の状、轢が第５図のＡ、 Ｂ、 Ｃに示しであ
る。例えば第５図で、サンプリング点５５１ではデータ
は雑音によシ″０″であるのでシフトレジスタ４０２の
最初のビットの出力Ａ（信号線４５３）は０”となる。
しかし次のサンプリング点５５２では、データは１”で
あり、信号線４５３はｌ”となり、前のサンプリング点
５５１でシフトレジスタ４０２の最初のビットにセット
された“０”のデータは次のビットの出力Ｂ（信号線４
５４）に出る。サンプリング点５５３でもデータはｌ”
であり、結果としてシフトレジスタ４０２の出力Ａ、
Ｂ、 Ｃ（信号線４５３ 、４５４ 、４５５ ）は１
”Ｉ″１″、ＩＯ”となる。
あり、信号線４５３はｌ”となり、前のサンプリング点
５５１でシフトレジスタ４０２の最初のビットにセット
された“０”のデータは次のビットの出力Ｂ（信号線４
５４）に出る。サンプリング点５５３でもデータはｌ”
であり、結果としてシフトレジスタ４０２の出力Ａ、
Ｂ、 Ｃ（信号線４５３ 、４５４ 、４５５ ）は１
”Ｉ″１″、ＩＯ”となる。
次にシフトレジスタ４０２の３ビツトの出力はデコーダ
４０３に入力される。デコーダ４０３は３ビツトの入力
λ、 Ｂ、 Ｃを８つの出力に復調するものである。デ
コーダ４０３の出力のうち、入力の３ビツトの２つ以上
がｌ”であるのは３”、５”、６”ｅ１７”の時である
ので、これ等４つの信号４６３ 、４６５ 、４６６
。
４０３に入力される。デコーダ４０３は３ビツトの入力
λ、 Ｂ、 Ｃを８つの出力に復調するものである。デ
コーダ４０３の出力のうち、入力の３ビツトの２つ以上
がｌ”であるのは３”、５”、６”ｅ１７”の時である
ので、これ等４つの信号４６３ 、４６５ 、４６６
。
４６７の論理和の結果（信号線４６５）は、デコーダ４
０３の入力３ビツトのうち、少くとも２ビツト以上が′
ｌ”の時″′ｌ”となる。″）まシ多数決の結果となる
。従ってタイミング５６０で論理和回路４０４の出力４
５６をラッチすれば、１”となる。
０３の入力３ビツトのうち、少くとも２ビツト以上が′
ｌ”の時″′ｌ”となる。″）まシ多数決の結果となる
。従ってタイミング５６０で論理和回路４０４の出力４
５６をラッチすれば、１”となる。
同様にしてタイミング５６１ 、５６２ではそれぞれ０
”、′ｌ”が得られ、正しい結果となる。
”、′ｌ”が得られ、正しい結果となる。
以上説明したように本発明を用いれば少量の回路で多数
決論理によるデータ受信ができ、しかも１データビツト
の分割数も容易に増加できる。
決論理によるデータ受信ができ、しかも１データビツト
の分割数も容易に増加できる。
本実施例では分割数を３で説明したが、他の数でもよい
。
。
第１図は通常のデータとクロックのタイミング図、第２
図はデータに雑音があって誤った場合のタイミング図、
第３図は３つに分割した場合の多数決理論のタイミング
図、第４図は本発明の実施例の回路図、第５図は本実施
例のタイミング図である。 ４０１・・・クロック発生回路 ４０２・・・シフトレジスタ ４０３・・・デコーダ ４０４・・・論理和回路 代理人 弁理士 則 近 憲 佑 （ほか１名）
図はデータに雑音があって誤った場合のタイミング図、
第３図は３つに分割した場合の多数決理論のタイミング
図、第４図は本発明の実施例の回路図、第５図は本実施
例のタイミング図である。 ４０１・・・クロック発生回路 ４０２・・・シフトレジスタ ４０３・・・デコーダ ４０４・・・論理和回路 代理人 弁理士 則 近 憲 佑 （ほか１名）
Claims (1)
- ディジタルデータの転送りロックのｎｌ音のクロックで
データをサンプリングする手段と、該サンプリングデー
タのｎビットを２ｎの信号に復号する復号回路と、該調
号回路の２ｎの信号のいくつかを論理和をとって受信デ
ータとするディジタルデータ受信回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15139681A JPS5853257A (ja) | 1981-09-26 | 1981-09-26 | デイジタルデ−タ受信回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15139681A JPS5853257A (ja) | 1981-09-26 | 1981-09-26 | デイジタルデ−タ受信回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5853257A true JPS5853257A (ja) | 1983-03-29 |
Family
ID=15517664
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP15139681A Pending JPS5853257A (ja) | 1981-09-26 | 1981-09-26 | デイジタルデ−タ受信回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5853257A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60127850A (ja) * | 1983-12-14 | 1985-07-08 | Sanyo Electric Co Ltd | デイジタルデ−タの検出方式 |
| JPS60214140A (ja) * | 1984-04-10 | 1985-10-26 | Matsushita Electric Ind Co Ltd | 波形整形装置 |
| JP2019097075A (ja) * | 2017-11-24 | 2019-06-20 | オムロン株式会社 | デジタルノイズフィルタ |
-
1981
- 1981-09-26 JP JP15139681A patent/JPS5853257A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60127850A (ja) * | 1983-12-14 | 1985-07-08 | Sanyo Electric Co Ltd | デイジタルデ−タの検出方式 |
| JPH0314259B2 (ja) * | 1983-12-14 | 1991-02-26 | Sanyo Electric Co | |
| JPS60214140A (ja) * | 1984-04-10 | 1985-10-26 | Matsushita Electric Ind Co Ltd | 波形整形装置 |
| JP2019097075A (ja) * | 2017-11-24 | 2019-06-20 | オムロン株式会社 | デジタルノイズフィルタ |
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