JPS6211333A - プリアンブル検出回路 - Google Patents
プリアンブル検出回路Info
- Publication number
- JPS6211333A JPS6211333A JP60150458A JP15045885A JPS6211333A JP S6211333 A JPS6211333 A JP S6211333A JP 60150458 A JP60150458 A JP 60150458A JP 15045885 A JP15045885 A JP 15045885A JP S6211333 A JPS6211333 A JP S6211333A
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- JP
- Japan
- Prior art keywords
- circuit
- signal
- counter
- output
- exclusive
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- Synchronisation In Digital Transmission Systems (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概要〕
特定の信号パターンを持つ繰り返し信号の検出回路に関
し、 遅延させた特定信号パターンと原特定信号パターンとを
１個の論理回路に供給して特定信号パターンを単純な信
号パターンに変換し、 このパターンにつき検出を行うことにより特定信号パタ
ーンの検出を容易にするものである。
し、 遅延させた特定信号パターンと原特定信号パターンとを
１個の論理回路に供給して特定信号パターンを単純な信
号パターンに変換し、 このパターンにつき検出を行うことにより特定信号パタ
ーンの検出を容易にするものである。
本発明はプリアンプル検出回路の改良に関する。
位相或いはビット同期のために、特定の繰り返し連続パ
ターン（ｐｆ号、例えば１０１０の連続パターン信号が
使用される。
ターン（ｐｆ号、例えば１０１０の連続パターン信号が
使用される。
かかる特定パターン信号は受信装置のプリアンプル回路
において検出されるが、簡羊な回路構成にて実現させる
ことが望ましい。
において検出されるが、簡羊な回路構成にて実現させる
ことが望ましい。
従来特定繰返しパターンを検出する第２図に示す様な帯
域フィルターを使用したアナログ的プリアンプル検出回
路がある。
域フィルターを使用したアナログ的プリアンプル検出回
路がある。
データ信号は帯域フィルター１に供給され、特定の繰り
返しパターンのる波出力は整流器２にて整流され積分器
３に与えられる。積分値は比較器４において闇値と比較
し、その結果が検出信号として出力される。
返しパターンのる波出力は整流器２にて整流され積分器
３に与えられる。積分値は比較器４において闇値と比較
し、その結果が検出信号として出力される。
また別の検出回路として第３図に示す様なシフトレジス
タを用いたディジタル的プリアンプル検出回路がある。
タを用いたディジタル的プリアンプル検出回路がある。
この場合データはシフトレジスタからなる直並列変換回
路５に供給され、その並列出力は特定パターンデコーダ
６．１０１０パターンデコーダに接続する。
路５に供給され、その並列出力は特定パターンデコーダ
６．１０１０パターンデコーダに接続する。
デコーダは入力端子に特定パターンが与えられたとき検
出信号を送出する。
出信号を送出する。
上記の従来の特定パターン検出回路において、アナログ
的回路の場合は回路構成素子として容量、抵抗、フィル
ター等多数の回路部品を使用しなくてはならないという
問題点がある。
的回路の場合は回路構成素子として容量、抵抗、フィル
ター等多数の回路部品を使用しなくてはならないという
問題点がある。
また従来のディジタル的検出回路は、例えば特定パター
ンが１０１０・・であるときその繰り返しの数に対応す
るシフトレジスタとデコード回路とを備えなくてはなら
ない欠点がある。
ンが１０１０・・であるときその繰り返しの数に対応す
るシフトレジスタとデコード回路とを備えなくてはなら
ない欠点がある。
上記の従来の問題点は、
繰り返し信号と該信号の１ビット遅延信号を供給される
排他的論理和回路（８）と、 該排他的論理和回路（８）の出力部に接続するＮ進カウ
ンタ（９）とを備えてなる本発明によるプリアンプル検
出回路によって解決される。
排他的論理和回路（８）と、 該排他的論理和回路（８）の出力部に接続するＮ進カウ
ンタ（９）とを備えてなる本発明によるプリアンプル検
出回路によって解決される。
本発明よれば、１０１０・・の繰り返し信号が入力した
場合、排他的論理和回路の入力部に１と０が供給される
から、その出力は１となる。従ってその出力回数をＮ進
カウンタにて計数すれば、所定の数に達した時、検出信
号を発生させることが出来る。
場合、排他的論理和回路の入力部に１と０が供給される
から、その出力は１となる。従ってその出力回数をＮ進
カウンタにて計数すれば、所定の数に達した時、検出信
号を発生させることが出来る。
本発明の詳細を図示実施例に従い説明する。
第１図は本発明のプリアンプル検出回路の一実施例をブ
ロック回路図にて示す。
ロック回路図にて示す。
第１図において、７はＤフリップフロツブ、８は排他的
論理和回路、９はＮ進カウンタ、ＩＯはラッチ回路であ
る。
論理和回路、９はＮ進カウンタ、ＩＯはラッチ回路であ
る。
Ｎ進カウンタ９はブリセント値をオール″θ″とし、ま
たこのカウンタは同期型で“０″でプリセットされ“１
″でカウントされるものとする。
たこのカウンタは同期型で“０″でプリセットされ“１
″でカウントされるものとする。
特定パターン１０１Ｏ・・が入力すると、排他的論理和
回路８はその出力部に“１”レベルを生じ、カウンタ９
はカウントを開始する。
回路８はその出力部に“１”レベルを生じ、カウンタ９
はカウントを開始する。
連続して所定ビット数（Ｎ）カウントすると、カウンタ
９はオーバーフローしてラッチ回路ＩＯに信号を出力す
る。この信号はラッチされて検出信号となる。
９はオーバーフローしてラッチ回路ＩＯに信号を出力す
る。この信号はラッチされて検出信号となる。
１０１０の繰り返しが所定数連続しない場合、例えば１
０１１１０の様になった時は排他的論理和回路８の出力
が２ビツトにわたり“Ｏ”レベルとなり、カウンタ９は
プリセットされ、そのｆ＆１０１０パターンが来てもカ
ウンタはカウントアツプしない。従って誤出力すること
がない。
０１１１０の様になった時は排他的論理和回路８の出力
が２ビツトにわたり“Ｏ”レベルとなり、カウンタ９は
プリセットされ、そのｆ＆１０１０パターンが来てもカ
ウンタはカウントアツプしない。従って誤出力すること
がない。
プリセット値は変更可能であり、検出信号を発生ずる１
０１０パターンのビット数は任意に設定することが出来
、また必要に応じて短いパターンの信号も正確に検出出
来る。
０１０パターンのビット数は任意に設定することが出来
、また必要に応じて短いパターンの信号も正確に検出出
来る。
（発明の効果〕
本発明によれば、誤動作のないプリアンプル検出回路を
簡単な回路構成にて実現させ、検出信号長をカウンタ初
期値の設定により容易に調整可能でありその作用効果は
極めて大きい。
簡単な回路構成にて実現させ、検出信号長をカウンタ初
期値の設定により容易に調整可能でありその作用効果は
極めて大きい。
第１図は本発明のプリアンプル検出回路の一実施例のブ
ロック回路図、 第２図は従来のアナログ的プリアンプル検出回路のブロ
ック回路図、 第３図は従来のディジタル的プリアンプル検出回路のブ
ロック回路図である。 図において、 １は帯域フィルター、 ２は整流器、 ３は積分器、 ４は比較器、 ５は直並列変換回路、 ６は特定パターンデコーダ、 ７はＤフリツブフロップ、 ８は排他的論理和回路、 ９はＮ進カウンタ、 １０はラッチ回路である。 不 １ 図
ロック回路図、 第２図は従来のアナログ的プリアンプル検出回路のブロ
ック回路図、 第３図は従来のディジタル的プリアンプル検出回路のブ
ロック回路図である。 図において、 １は帯域フィルター、 ２は整流器、 ３は積分器、 ４は比較器、 ５は直並列変換回路、 ６は特定パターンデコーダ、 ７はＤフリツブフロップ、 ８は排他的論理和回路、 ９はＮ進カウンタ、 １０はラッチ回路である。 不 １ 図
Claims (1)
- 【特許請求の範囲】 繰り返し信号と該信号の１ビット遅延信号を供給される
排他的論理和回路（８）と、 該排他的論理和回路（８）の出力部に接続するＮ進カウ
ンタ（９）とを備えてなることを特徴とするプリアンブ
ル検出回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60150458A JPS6211333A (ja) | 1985-07-09 | 1985-07-09 | プリアンブル検出回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60150458A JPS6211333A (ja) | 1985-07-09 | 1985-07-09 | プリアンブル検出回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6211333A true JPS6211333A (ja) | 1987-01-20 |
Family
ID=15497365
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60150458A Pending JPS6211333A (ja) | 1985-07-09 | 1985-07-09 | プリアンブル検出回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6211333A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02161843A (ja) * | 1988-12-14 | 1990-06-21 | Mitsubishi Electric Corp | 同期信号検出回路 |
-
1985
- 1985-07-09 JP JP60150458A patent/JPS6211333A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02161843A (ja) * | 1988-12-14 | 1990-06-21 | Mitsubishi Electric Corp | 同期信号検出回路 |
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