JPS61289741A - 連送保護回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （技術分野） 本発明は信号伝送系の誤プ保護方式に関し、特に信号伝
送において同じ信号を繰返して送シ、この信号が一定回
数以上連続して一致して受信された時に限ってこの信号
を正しいとみなして出力する運送保護回路に関する。

（従来技術） 従来、この種の連送保護回路は、第３図に示すようにｍ
ビットの同じ符号の信号フレームが繰返される入力信号
６をｍビットシフトレジスタ１に書込み、そのｍビット
並列出力をビットごとにｎ連一致検出回路２０１、〜，
２０．に供給し、ここで信号７°レームの各ビットがｎ
フレーム連続して同じであるか否かを検出するものであ
る。ｎ連一致検出回路は、ｎ段りフリップフロップ回路
２１によって信号フレームの各ビットをｎフレーム分と
シ込み、それぞれの７リツプフロツプの非反転１反転出
力をゲー）　２２．２３を介してＲＳフリップフロップ
２４へ印加し、過去ｎフレームに渡ってその内容が全て
１又はＯの時にＲＳフリップフロツプをセット又はリセ
ットする。

また第３図の他に第４図に示すように、入力信号６の信
号フレームをｍビットシフトレジスタ１００に入力し、
これをｎ−１段継続接続したものの各直列出カフと入力
信号６の各ビットとを一致不一致検出回路３で比較し、
現在および過去ｎ−１フレームの合計ｎフレームの信号
の内容が全て一致したとき一致パルス９を発生してパル
ス発生回路５を制御し、ラッチパルスＩＩＫよって（ｎ
−１）フレーム前の信号フレームをラッチ回路２でラッ
チするものがある。ラッチされるデータはｎ−１段のシ
フトレジスタ１００のうち最後段のシフトレジスタの並
列出力である。

（従来技術の問題点） 上述した従来の連送保護回路のうち、第３図の構成のも
のは信号フレーム内の各ビット毎１ｃｎ連一致検出回路
を設けているので、保護段数ｎが大きい場合や信号フレ
ーム長が長い場合に回路規模が大きくなるという欠点が
ある。又、第４図の構成では一致不一致検出回路が信号
フレームの各ピッｊ・の現在及び過去ｎ−１７レームの
内容を同時に比較することでその回路規模を削減してい
るが。

／フト１／ジスタが（ｒｌ−１）個必要であるため保護
段数ｎが大きい場合や信号フレーム長が長い場合にやは
９回路規模が大きくなるという欠点がある。又、両者と
も保護段数ｎの変更に際してｎ連−数構出回路やシフト
レジスタ数の変更を要し、それに伴ってハードウェア没
が増減するという欠点がちる。

（問題点を解決するだめの手段） 本発明の連送保護回路は、同じ信号フレームがくシ返し
連送される入力信号を１フレーム分記憶するシフトレジ
スタと、このシフトレジスタの並列出力をラッチするラ
ッチ回路と、入力信号とシフトレジスタの直列出力の一
致、不一致を信号１フレーム分にわたって判定する一致
不一致検出回路と、不一致でリセットされ、一致フレー
ム数を計数するカウンタと、このカウンタが一定値以上
を計数した時にラッチパルスを発生するパルス発生回路
とを有している。

（実施例） 次に本発明の実施例を図面を参照して説明する。

２ｇ１図は本発明の実施例を示す回路図、第２図は第１
図の谷部の動作を示すタイミングチャートである。

図において、入力信号６はＳＩ＋　ｂ、、　５ｆｉｒ・
・・・・・、Ｓ、、Ｉからなるｍビットを１フレームと
する繰返し信号で、各フレームは同一である。本実施例
は入力信号のフレームをｎフレーム連続して受信しｎフ
レーム中の各ビットが連続して一致した場合のみ、フレ
ームを正しいとみなしてそのフレームをラッチ出力する
ものである。

すなわち、ｍビットシフトレジスタ１と、ラッチ回路２
と、入力信号６とシフトレジスタ１からのｍビット前の
信号の一致、不一致を信号１フレーム分にわたって判定
する一致不一致検出回路３と、一致フレーム数を計数し
不一致判定のときリセットされるカウンタ４と、カウン
タ４で一致フレーム数が（ｎ−１）回計数され、さらに
一致フレーム数がｎとなったときラッチパルスを発生す
るパルス発生回路５とから成る。

クロック信号１３は入力信号６の各ビットに同期して立
上るクロック信号（ＣＫ）をＮＯＴＯＲゲート１９反転
した信号で、フレームパルス１４は入力信号の各フレー
ムの先頭ビットＳＩに同期している。第２図では１フレ
ームをｍ　＝　４ビツトでかつ入力信号の各フレームが
同一である場合のタイミングチャートを示している。

シフトレジスタ１にはクロック信号１３によって入力信
号６の１７レ一ム分が書込まれると共に、入力信号６と
シフトレジスタ１の直列出カフ即ち入力信号の１７レー
ム前の信号とがＥＸ−ＯＲゲート１９で比較され、ゲー
ト出力はクロック信号１３の立上シ時点でＤ−７リツプ
フロソブ１８にセットされその反転出力に比較出力１５
を発生し、一致していれば％１〃、不一致ならば虱０〃
が出力される。

入力信号の１フレームにわたる一致判定はフリップ７０
ツブ１７によって行なわれる。フリップフロップ１７は
フレームの先頭に発生するフレームパルス１４の立下す
で夷１〃をセットし、２フレーム中のビットに不一致が
検出されピット比較出力１５が％０〃になると、直ちに
リセットされる。

従ってフリップフロップ１７の出力１６は、その７レー
ム中の全ビットが前のフレームと一致していれば％１〃
の１まであシ、１ビツトでも不一致があれば％０／Ｉと
なる。以下、この出力１６をフレーム比較出力と称する
。カウンタ４は、フレーム比較出力１６をＡＮＤゲート
２０でフレームパルス１４によって制御して得られた一
致バルス９によって歩進され一致フレーム数を計数する
。またビット比較出力１５として気Ｏ〃が出力された場
合。

直ちにカウンタ４はリセットされ一致フレーム計数を初
期化する。計数値が（ｎ−１）になったところでカウン
タ４は一致パルス９の立下シでキャリー信号１０（気１
〃）を出す。この場合、Ｄフリップフロップ１８よシ次
の不一致が検出されるとカウンタ４はクリアされるが、
不一致が検出されないまま次の（ｎ個目の）一致パルス
９が来るとパルス発生回路５は一致パルス９とキャリー
信号１０のＡＮＤをとりラッチパルス１１を発生する。

この時点でシフトレジスタ１の並列出力（Ｑ、〜Ｑ、）
８には過去ｎフＶ−ムのデータが出力されたこととなシ
、シかもこのデータは過去ｎ回にわたってすべて一致し
ていたことが保証されているので、この並列出力８をラ
ッチパルス１１でラッチすることによりｎ連保護のかか
った各信号ビット出力１２が得られる。

本実施例では入力信号のフレーム長ｍを変化させる場合
、シフトレジスタ１およびラッチ回路２のビット長を変
えるだけでよく、また運送保護段数ｎを変化させる場合
はカウンタ４のキャリー信号発生時点を変えればよいの
で、フレーム長ｍ。

連送保護段数ｎの変化によって部品を追加したり減らし
たシする必要がない。

（発明の効果） 以上説明したように本発明は、シフトｌ／ラスタと、こ
のシフトレジスタの並列出力をラッチするラッチ回路と
、シフトレジスタの入力と直列出力の一致、不一致を信
号ｌフレーム分にわたって判定する一致不一致検出回路
と、一致フレーム数を計数し、不一致判定時にリセ、・
トされるカウンタと、このカウンタが一定値以上を計数
［７た時にラッチパルスを発生するパルス発生回路とを
組み合わせることにより、信号フレーム長が長く連送保
護回路が大きい場合でも回路規模が小さく、連送保護段
数を変更してもカウンタの設定値を変える程度のわずか
な変更で対応できる連送保護回路を実身、できる。

【図面の簡単な説明】 第１図は本発明の実施例の回路図、第２図は本発明の実
施例の各部の動作を示すタイミングチャート、第３図、
ｉ４図はそれぞれ従来の運送保護回路を示すブロック図
である。 １・・・・・・シフトレジスタ、２・・・・・・ラッチ
回路、３・・・・・・一致不一致検出回路、４・・・・
・・カウンタ、５・・・・・・パルス発生回路、６・・
・・・・入力信号、７・・・・・・直列出力、８・・・
・・・並列出力、９・・・・・・一致パルス、１０・・
・・・・キャリー信号、１１・・・・・・ラッチパルス
、１２・・・・・・信号ビット出力、１３−・・・・・
クロック信号、１４・・・・・・フレームパルス、１５
・・・・・・ビット比・咬出力、１６・・・・・・フレ
ーム比Ｊ茂出力。 代理人　弁理士　　内　原　　　晋 飄１町

Claims (1)

【特許請求の範囲】
1. 同じ信号フレームが繰返し連送される入力信号を１フレ
   ーム分記憶するシフトレジスタと、このシフトレジスタ
   の並列出力をラッチするラッチ回路と、前記入力信号と
   シフトレジスタの直列出力の一致、不一致を信号１フレ
   ーム分にわたって判定する一致、不一致検出回路と、一
   致判定によって一致フレーム数を計数し不一致でリセッ
   トされるカウンタと、このカウンタが一定値以上を計数
   した時にラッチパルスを発生するパルス発生回路とを有
   し、入力信号フレームが一定回数以上連続して一致判定
   した時に限ってその信号をラッチ出力することを特徴と
   する連送保護回路。