JPH0378819B2

JPH0378819B2 -

Info

Publication number: JPH0378819B2
Application number: JP58093655A
Authority: JP
Inventors: Soichi Myata; Tosha Okamoto
Original assignee: Sharp Corp
Current assignee: Sharp Corp
Priority date: 1983-05-25
Filing date: 1983-05-25
Publication date: 1991-12-16
Also published as: JPS59218067A

Description

【発明の詳細な説明】

＜技術分野＞本発明は、２値−多値論理変換部及び多値−２
値論理変換部を含む非同期型データ処理装置に関
するものである。＜従来技術＞例えば、従来のデータ伝送装置では、第１図の
ようなフオーマツトの信号が一般的に使用され
る。制御線の信号Ｃの立ち下がり後、データ線の
信号Ｄが“Low”にはじめてなつた時点をデー
タのスタートと見なす。立ち下がり後、“Low”
になるまでの時間はこの場合不定であり、従つて
データ送信は受信側のタイミングに無関係に、即
ち非同期に行なわれる。しかし、スタートが検出
されれば、以下定められたクロツクレートでデー
タがサンプリングされなければならない。ここで
いうクロツクレートとは、データの区切りを識別
するサンプリング間隔と考えてよく、サンプリン
グした結果がデータD₀〜D_Nと見なされる。パリ
テイの後の“Low”はストツプと見なされ、次
に制御線の信号Ｃが“High”に立ち上がつた時
点で送信完了となる。この方式では、キヤラクタ長（データの数）、
ストツプビツト数、パリテイ（偶パリテイ、奇パ
リテイ）などをあらかじめ定めておかねばならな
い。またスタートやストツプ等の制御信号とデー
タ信号（D₀〜D_N）が、別途に設けられた制御線
によつて識別されるため、受信側でデータを識別
するタイミングの取り方などに問題が生じる。す
なわち、データ信号線自体でも最初の“Low”
を検出するまではデータではなく、制御情報を送
られていると見なす必要がある。これに対して、２値以上の論理が可能な受信装
置ならば、最初の“Nil”信号をデータのスター
トとみなし、次の“Nil”信号をストツプとみな
すというように、特別な制御線を要せず同じデー
タ信号線の上で、データと制御信号を識別するこ
とができる。キヤラクタ長やパリテイは決めてお
かねばならないが、“Nil”信号識別後はただち
にデータの読み出しにかかれる。第２図に示すの
はそのデータフオーマツトである。第３図、第４
図に具体的な受信回路例とタイミングチヤートを
示す。第３図において、データ信号I₁，I₂として下記
表１に示された３値論理のデータが入力されるも
のとする。またトグル回路１の出力Ｑは初期状態
として“Low”であるとする。

【表】データ信号I₁，I₂が入力されると、排他的ノア
ゲートからなる判定回路２によりデータが
“Nil”であるか否かが識別される。もし“Nil”
でなければ、判定回路２の判定信号は“High”
のままで何の変化も生じない。“Nil”が入力さ
れると、判定信号は“Low”となりトグル回路
１に送られる。トグル回路１は、判定信号の立ち下がりで出力
Ｑを反転する回路である。立ち上がりではデータ
を保持したまま反転しない。判定回路２より
“Low”の判定信号が入ると、トグル回路１は出
力Ｑを反転し“High”とする。“High”はアン
ドゲート３に送られるが、この時点ではまた開か
ない。アンドゲート３は次に入力に“Nil”以外
の信号が入つたとき、すなわち判定回路２の判定
出力が“High”になつたときはじめて開かれ、
入力される一方のデータ信号I₁をデータ・サンプ
ル回路４に送り出す。この例のデータは、表１に
示すように“Nil”以外のときI₁とI₂が一致して
いるので、いずれか一方をサンプリングすればよ
い。データ・サンプル回路４は、クロツクジエネレ
ータ４ａによつて一定のクロツクを作り出し（ク
ロツクレートに相当）、そのタイミングでデータ
をサンプリングする回路である。Ｄフリツプフロ
ツプ４ｂにおいてサンプリングされたデータは、
そのままデータ出力信号０として送出される。出
力側でサンプリング開始のタイミングを見たい場
合は、トグル回路１の出力を見ておけばよい。ト
グル回路１の出力Ｑが“High”になつたときが
サンプリングのスタートとなる。このように後者の方式においても、サンプリン
グするクロツクレートは一定である。ところで、一般の回路で用いる同期クロツクは
信号を同期的に（一斉）処理する場合有効である
が、本来信号処理は、かならずしも同期的な処理
ばかりではなく、非同期な要素が含まれている。
また、同期クロツクとデータとは、もともと無関
係に生成されるもので、タイミングの違いによる
読み取りミスなどを生じる可能性もある。＜発明の目的＞本発明は、同期クロツクを全く必要とせず、デ
ータ誤り率を低減して非同期に、演算処理または
データ転送あるいはデータ伝送などが行なえる非
同期型データ処理装置を提供するものである。本発明において、２値−多値論理変換部は、２
値論理のデータを、同期クロツクを要しない回路
によつて多値化する。以降の演算処理、データ転
送、データ伝送などは全て多値論理に従つて行な
われる。この場合、処理回路内では従来の同期ク
ロツクという概念はなく、データ信号にデータの
区切りを示す制御信号をはさみ込んだものとな
る。上記のような多値論理の信号は、データの区切
りを同期クロツクではなく、同一の信号線を通る
制御信号（実施例では“Nil”）によつて識別し
ているために、非同期のデータ（もちろん、同期
的な一定間隔のデータであつてもよい）の扱いに
適した信号となつている。そして、演算処理、データ転送、あるいはデー
タ伝送された信号は、多値−２値論理変換部によ
つて従来の２値論理へもどされる。この変換時に
は、原波形だけでなく、その区切りを識別するク
ロツクも同時に生成することが可能である。これ
は、従来の回路とのインターフエースを取る際に
必要な回路となる。＜実施例＞以下図面に従つて本発明の一実施例を説明す
る。第５図は本発明のシリアルデータの転送、また
はシリアルデータ伝送に実施したときの概略構成
図で、２値−多値論理変換部１１は送信変換回
路、多値−２値論理変換部１２は受信復調回路と
して構成されることとなる。第６図に２値−多値論理変換部１１の詳細ブロ
ツク図を、第７図に第６図の各部信号波形のタイ
ムチヤートを示す。多値論理として、前記表１のような３値論理を
用いるものとする。３値以上の論理が可能ならば、データとデータ
の間に“Nil”をはさむことで信号の識別を行な
うことができる。“Nil”のはさみこみは、表１
で示される３値論理に対して、データ信号のI₁か
I₂の何れか一方を逆転することで、簡単に実現す
ることができる。なぜなら、データ論理“０”、
“１”の期間中は、I₁，I₂両方が同じ値“０”か
“１”をとり、“Nil”期間中は別々の値をとると
いう性質が利用できるからである。第６図、第７図において、初期状態として、
CPは原波形データの設定された後“High”にな
るものとする。また、遅延回路１３，１４の出力
D₁，D₂は各々“Low”である。まず、一般の２
値論理に従う信号（原波形）Ｓが、Ｄフリツプフ
ロツプ１５，１６に入力される。その出力はその
ままQ₁，Q₂から送り出され、同時に排他的ノア
ゲート１７の出力Ｃを“High”にする。出力Ｃ
は遅延回路１３，１４の入力に入るが、ここで
各々の信号は別々の遅延がかけられる。CPが
“High”になるまで、つまり長い方の遅延D₂を信
号が抜けるまで、I₁，I₂の出力はQ₁，Q₂のまま保
たれる。アンドゲート１８の出力であるCPが“High”、
これをインバータ１９により反転したが
“Low”となると、まずＤフリツプフロツプ１
５，１６の入力がラツチされ、次にＤフリツプフ
ロツプ１６の出力₂がアンド・オアゲート２０
を通してI₂の出力として送出される。従つて、I₂
の出力が“Low”にかわり、排他的ノアゲート
１７の出力Ｃも“Low”に立ち下がる。次に排
他的ノアゲート１７の出力Ｃは各遅延回路１３，
１４の入力に入るが、アンドゲート１８の出力
CPは短い方の遅延D₁後に変化し、“Low”にな
る。CPが“Low”、が“High”ならば、アン
ド・オアゲート２０の出力は再び逆転し、I₂は
“High”になる。すなわち、I₂の出力は遅延D₁
（厳密にはゲート遅延＋遅延D₁）の期間だけI₁の
出力に対し反転し、“Nil”期間となる。以上は、原波形が変化していない場合だつた
が、次にＤフリツプフロツプ１５，１６の入力ラ
ツチのときデータが“Low”に変化している場
合は、Ｄフリツプフロツプ１６の出力₂の反転
とCPの反転とが同時に起こるため（厳密にはCP
の反転の方が先に起こる）、出力I₂は立ち下がら
ずそのまま“High”に保たれる。I₂は遅延D₁時
間分“High”に保たれ、次のCPの反転で
“Low”に落ちる。この期間が“Nil”期間とな
る。以下同様にして、データ信号と“Nil”とが交
互に繰り返される。データ信号の期間はD₂、
“Nil”の期間はD₁によつて規定される。厳密に
は、どちらの遅延にもゲート遅延が含まれる。従
つて、“Nil”信号の区間を短かくするために、
D₁をなくし、ゲート遅延のみとしてもよい。なぜなら、“Nil”はエツジを検出できるだけ
の幅があればよいからである。また、データ信号
期間は、D₂を変えることにより任意に定めるこ
とができる。遅延そのものは容量等の操作により
調整できる。第８図は第５図の多値−２値論理変換部１２の
詳細を示すブロツク図、第９図は第８図の各部信
号波形例を示すタイムチヤートである。ここにお
いて、クロツクレート不定で送られてくる直列デ
ータフオーマツト（３値論理）の信号が、一般の
２値論理直列データに復調される。このように、
特殊な３直論理の信号でも、簡単な回路で一般信
号に直すことができる。I₁′，I₂′は３直論理の受
信信号で、ここに“Nil”で区切られたデータが
送られてくる。データ入力として“１”が送られる（I₁′，
I₂′ともに“High”）と、第８図のアンドゲート２
１の出力I₃が“High”になる。同時に排他的ノ
アゲート２２の出力CP₁も“High”になる。CP₁
の立ち上がり信号を検出して、ラツチ回路２３は
I₃をラツチし、I₄に出力する。そしてまたインバ
ータ２４を介した出力CP₂は立ち下がるが、この
ときラツチ回路２５の出力Ｏは変化しない。次に“Nil”が送られると（I₁“Low”、I₂
“High”）、上記でラツチされたI₃がＯに出力さ
れ、“Low”となる。このようにして３値論理
“１”、“Nil”、“０”、“Nil”とつづく信号が、ク
ロツクCP₂とデータ出力（２値論理）Ｏとに分離
できる。なお、この実施例では、“Nil”の立ち上りを
トリガにしてデータを出力しているが、もしデー
タ信号の立ち上りでデータを見たい場合は、イン
バータ２４とフリツプフロツプ２５を除いてクロ
ツクCP₂信号と、出力I₄を見ておけばよい。以上、シリアルデータ転送、またはシリアルデ
ータ伝送に実施したものについて説明したが、第
１０図のように多値論理データ演算処理系２６を
はさみ、２値論理入力（直列データ）を２値−多
値論理変換部１を通して供給し、処理結果を多値
−２値論理変換部２によつて２値論理出力（直列
データ）に直すようなものであつてもよい。第１１図、第１２図は多連論理データの転送又
は伝送系と演算処理系を組み合わせたものであ
る。第１１図は多値論理データ演算処理系２６の
処理結果を多値論理送信ポート２７を通して転
送、または伝送する。第１２図は２値−多値論理
に変換されたデータを多値論理受信ポート２８に
転送、または伝送した後、多値論理データ演算処
理系２６に供給するようにしたものである。また第１３図〜第１５図のように多値論理並列
処理系２９を含むものであつてもよい。第１３図
では多値論理Ｓ−Ｐ（シリアル−パラレル）変換
器３０により、前段で多値論理に変換された直列
データを並列化し、処理結果を複数の多値−２値
論理変換部２，２，…をもつて、出力を２値論理
の並列データとしている。第１４図は２値−多値
論理変換部１，１，…によつて複数の２値論理の
並列データを多値論理に変換して入力し、並列処
理された結果は多値論理Ｐ−Ｓ（パラレル−シリ
アル）変換器３１により直列化し、最後の多値−
２値論理変換部２により２値論理の直列データに
変換して出力している。第１５図はそれぞれ複数
の２値−多値論理変換部１，１，…及び多値−２
値論理変換部２，２，…を有し、２値論理の並列
データで入力し、また出力するものである。以上のようないずれのものであつても、２値論
理入力は多値論理に変換されてデータ信号自体に
データの区切りを示す制御信号がはさみ込まれる
ので、制御信号はデータと同一の扱いを受けて、
データ信号だけが著しく遅延を生じるということ
がなく、高い信頼性をもつてデータを処理でき
る。＜発明の効果＞以上のように本発明のデータ処理装置によれ
ば、従来の同期クロツクという概念を不要にする
ものであつて、本来非同期な要素が含まれる信号
処理を、データ誤り率を低減して処理できる有用
な非同期型データ処理装置が提供できる。

【図面の簡単な説明】

第１図は従来の直列データ・フオーマツト例を
示す図、第２図は従来の他の直列データ・フオー
マツト例を示す図、第３図は第２図のフオーマツ
トによる受信回路例を示すブロツク図、第４図は
第３図の各部信号波形例を示すタイムチヤート、
第５図は本発明の一実施例を示す概略構成図、第
６図は第５図の要部詳細を示すブロツク図、第７
図は第６図の各部信号波形例を示すタイムチヤー
ト、第８図は第５図の他の要部詳細を示すブロツ
ク図、第９図は第８図の各部信号波形例を示すタ
イムチヤート、第１０図〜第１５図は本発明のそ
れぞれ異なる他の実施例を示す概略構成図であ
る。１……２値−多値論理変換部、２……多値−２
値論理変換部、２６……多値論理データ演算処理
系、２７……多値論理送信ポート、２８……多値
論理受信ポート、２９……多値論理並列処理系、
３０……多値論理Ｐ−Ｓ変換器、３１……多値論
理Ｐ−Ｓ変換器。

Claims

【特許請求の範囲】１２値論理データ入力のみに基づいて自律的に
起動され、２値論理データを、２値論理に従う同
一レベルの２個のデータ系列によつて意味付けさ
れる多値論理データに論理変換すると共に、該多
値論理データへの変換に伴い、該データ間に、デ
ータの区切りを示す制御信号であつて、２値論理
に従う相異なるレベルの２個のデータ系列によつ
て意味付けされる多値論理の制御信号を挾み込む
２値−多値論理変換手段であつて、前記２値論理
データ入力を受ける単一の入力部と、前記多値論
理出力を出力する第１及び第２の出力部と、前記
入力部を介して入力される２値論理データ入力を
受ける第１及び第２のラツチ回路と、前記第１の
ラツチ回路の出力を前記第１の出力部に伝達する
手段と、第１の所定時間経過毎及び第２の所定時
間経過毎に、それぞれ、前記第２の出力部に伝達
される信号を、前記第２のラツチ回路の非反転出
力から反転出力に、及び反転出力から非反転出力
に切り換える手段とを有する２値−多値論理変換
手段と、前記多値論理入力のみに基づいて自律的に作動
し、前記多値論理のデータ間に挾まれる前記制御
信号に基づき各データ毎の前記多値論理を２値論
理に論理変換する多値−２値論理変換手段であつ
て、前記多値論理入力を受ける第１及び第２の入
力部と、前記２値論理データを出力する単一の出
力部と、ラツチ回路と、前記入力部に入力される
前記多値論理のデータに基づいて、前記第１及び
第２の入力部の入力レベルの前記ラツチ回路への
入力を許可し、前記入力部に入力される前記多値
論理の制御信号に基づいて、前記ラツチ回路への
入力を禁止する手段と、前記多値論理入力に基づ
いて、前記２値論理データの出力個数を示すクロ
ツクを出力する手段と、前記ラツチ回路の出力を
前記出力部に伝達する手段とを有する多値−２値
論理変換手段とを有してなることを特徴とする非
同期型データ処理装置。