JPH0351335B2 - - Google Patents
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- JPH0351335B2 JPH0351335B2 JP60011738A JP1173885A JPH0351335B2 JP H0351335 B2 JPH0351335 B2 JP H0351335B2 JP 60011738 A JP60011738 A JP 60011738A JP 1173885 A JP1173885 A JP 1173885A JP H0351335 B2 JPH0351335 B2 JP H0351335B2
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- Japan
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- decoder
- terminal
- shift register
- input
- circuit
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Links
- 230000007704 transition Effects 0.000 claims description 26
- 241000258241 Mantis Species 0.000 claims 2
- 108010076504 Protein Sorting Signals Proteins 0.000 claims 1
- 238000000034 method Methods 0.000 description 3
- 230000005540 biological transmission Effects 0.000 description 2
- 239000013256 coordination polymer Substances 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 230000000630 rising effect Effects 0.000 description 2
- 230000009471 action Effects 0.000 description 1
- 238000004891 communication Methods 0.000 description 1
- 230000001934 delay Effects 0.000 description 1
- 230000009977 dual effect Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 230000006872 improvement Effects 0.000 description 1
- 230000000873 masking effect Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 230000001172 regenerating effect Effects 0.000 description 1
- 230000001360 synchronised effect Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L25/00—Baseband systems
- H04L25/38—Synchronous or start-stop systems, e.g. for Baudot code
- H04L25/40—Transmitting circuits; Receiving circuits
- H04L25/49—Transmitting circuits; Receiving circuits using code conversion at the transmitter; using predistortion; using insertion of idle bits for obtaining a desired frequency spectrum; using three or more amplitude levels ; Baseband coding techniques specific to data transmission systems
- H04L25/4904—Transmitting circuits; Receiving circuits using code conversion at the transmitter; using predistortion; using insertion of idle bits for obtaining a desired frequency spectrum; using three or more amplitude levels ; Baseband coding techniques specific to data transmission systems using self-synchronising codes, e.g. split-phase codes
Landscapes
- Physics & Mathematics (AREA)
- Spectroscopy & Molecular Physics (AREA)
- Engineering & Computer Science (AREA)
- Computer Networks & Wireless Communication (AREA)
- Signal Processing (AREA)
- Dc Digital Transmission (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、符号化２進信号のデコーダ、特にマ
ンチエスタ符号化データ信号のデコーダの改良に
関する。
ンチエスタ符号化データ信号のデコーダの改良に
関する。
マンチエスタ符号化データ信号は、デイジタル
データ伝送に広く用いられている。このタイプの
符号化の利点として、ノイズの影響、同期はずれ
および伝送誤りの見逃しを最小にすることにより
伝送データの完全性（integrity）を増加させる
能力に加えて、セルフクロツキング特性（self−
clocking feature）がある。マンチエスタ符号化
データのデコードには、２つの一般的な方法があ
る。その１つは、インテグレート−アンド−ダン
プ法であり、他の方法は、マンチエスタ符号化デ
ータからストローブ信号、すなわち受信クロツク
信号を再生するときに、マンチエスタビツトセル
の間の無意味な電圧遷移をマスクするシーケンシ
ヤル動作を用いるものである。
データ伝送に広く用いられている。このタイプの
符号化の利点として、ノイズの影響、同期はずれ
および伝送誤りの見逃しを最小にすることにより
伝送データの完全性（integrity）を増加させる
能力に加えて、セルフクロツキング特性（self−
clocking feature）がある。マンチエスタ符号化
データのデコードには、２つの一般的な方法があ
る。その１つは、インテグレート−アンド−ダン
プ法であり、他の方法は、マンチエスタ符号化デ
ータからストローブ信号、すなわち受信クロツク
信号を再生するときに、マンチエスタビツトセル
の間の無意味な電圧遷移をマスクするシーケンシ
ヤル動作を用いるものである。
マンチエスター符号化信号は、各ビツトセルの
各半ビツトセルの電圧レベルを調べてコード違反
即ちビツトの中央で電圧遷移を生じないセルを識
別することによつて伝送されるデータの完全性を
改善することができる。しかしながら、従来のマ
ンチエスターデコーダにはこのようなコード違反
を識別する機能を持つたものはなかつた。
各半ビツトセルの電圧レベルを調べてコード違反
即ちビツトの中央で電圧遷移を生じないセルを識
別することによつて伝送されるデータの完全性を
改善することができる。しかしながら、従来のマ
ンチエスターデコーダにはこのようなコード違反
を識別する機能を持つたものはなかつた。
直列に伝送される、マンチエスタビツトセルを
表わす信号の２進データは、有効なマンチエスタ
ビツトセルの２つの半ビツトセルの間で生じる電
圧遷移の方向または極性によつて決定される。マ
ンチエスタビツトセルの電圧レベルが、第１の半
ビツトセルにおいて、論理値１を、第２半ビツト
セルにおいて、論理値０を表わすと、マンチエス
タビツトセルの情報内容は、論理値１であり、電
圧レベルが、第１の半ビツトセルにおいて論理値
０を、第２の半ビツトセルにおいて、論理値１を
表わすと、マンチエスタビツトセルの情報内容
は、論理値０であると定義されるのが代表的であ
る。マンチエスタビツトセルの２つの半ビツトセ
ルにおける電圧レベルが同じ、すなわち２つの半
ビツトセルが共に論理値０あるいは論理値１なら
ば、マンチエスタビツトセルの情報内容は、コー
ド違反であると定義される。
表わす信号の２進データは、有効なマンチエスタ
ビツトセルの２つの半ビツトセルの間で生じる電
圧遷移の方向または極性によつて決定される。マ
ンチエスタビツトセルの電圧レベルが、第１の半
ビツトセルにおいて、論理値１を、第２半ビツト
セルにおいて、論理値０を表わすと、マンチエス
タビツトセルの情報内容は、論理値１であり、電
圧レベルが、第１の半ビツトセルにおいて論理値
０を、第２の半ビツトセルにおいて、論理値１を
表わすと、マンチエスタビツトセルの情報内容
は、論理値０であると定義されるのが代表的であ
る。マンチエスタビツトセルの２つの半ビツトセ
ルにおける電圧レベルが同じ、すなわち２つの半
ビツトセルが共に論理値０あるいは論理値１なら
ば、マンチエスタビツトセルの情報内容は、コー
ド違反であると定義される。
本発明のデコーダは、デコーダに入力されたマ
ンチエスタ符号化データ信号の各電圧遷移におい
て、予め決められたパルス幅をもつた正の主パル
スを発生する。各主パルスは、遅延発振器２０に
入力され、各主パルスの終了後、一定の送れの後
に予め決められた周波数のデコードクロツク信号
を発生させる。反転された主パルスは、デコーダ
シフトレジスタ１６のクリアすなわち、主リセツ
ト端子に入力される。遅延発振器２０からのデコ
ードクロツク信号はデコーダシフトレジスタのク
ロツク端子に接続される。デコーダシフトレジス
タのデータ入力端子は、両方とも、電圧レベルが
高レベルあるいは論理値１と定義された同一の定
電圧源、実施例では、Vccに接続される。主パル
スとデコーダシフトレジスタ１６の選択された出
力は、受信クロツク信号を発生する論理回路に接
続される。受信クロツク信号は、入力されたデー
タ信号の各マンチエスタビツトセルの各半ビツト
セルのほぼ中央で適当な電圧遷移をもつ。受信ク
ロツク信号は、入力データ信号の電圧レベル、す
なわちデータを受信データレジスタ４０にクロツ
クインするのに用いられる。実施例では８個のマ
ンチエスタビツトセルの各々の半ビツトセルの論
理値がデータシフトレジスタにストアされるもの
の例である。
ンチエスタ符号化データ信号の各電圧遷移におい
て、予め決められたパルス幅をもつた正の主パル
スを発生する。各主パルスは、遅延発振器２０に
入力され、各主パルスの終了後、一定の送れの後
に予め決められた周波数のデコードクロツク信号
を発生させる。反転された主パルスは、デコーダ
シフトレジスタ１６のクリアすなわち、主リセツ
ト端子に入力される。遅延発振器２０からのデコ
ードクロツク信号はデコーダシフトレジスタのク
ロツク端子に接続される。デコーダシフトレジス
タのデータ入力端子は、両方とも、電圧レベルが
高レベルあるいは論理値１と定義された同一の定
電圧源、実施例では、Vccに接続される。主パル
スとデコーダシフトレジスタ１６の選択された出
力は、受信クロツク信号を発生する論理回路に接
続される。受信クロツク信号は、入力されたデー
タ信号の各マンチエスタビツトセルの各半ビツト
セルのほぼ中央で適当な電圧遷移をもつ。受信ク
ロツク信号は、入力データ信号の電圧レベル、す
なわちデータを受信データレジスタ４０にクロツ
クインするのに用いられる。実施例では８個のマ
ンチエスタビツトセルの各々の半ビツトセルの論
理値がデータシフトレジスタにストアされるもの
の例である。
上述の説明から本発明の目的は、マンチエスタ
符号化データ信号の各マンチエスタビツトセルの
各半ビツトセルのほぼ中央において、受信クロツ
ク信号を発生させるマンチエスタデコーダの改良
にあることが明らかである。
符号化データ信号の各マンチエスタビツトセルの
各半ビツトセルのほぼ中央において、受信クロツ
ク信号を発生させるマンチエスタデコーダの改良
にあることが明らかである。
本発明の第２の目的は、マンチエスタデコーダ
の受信クロツク信号は、符号化データ信号の各電
圧遷移に同期しているマンチエスタデコーダを実
現することにある。
の受信クロツク信号は、符号化データ信号の各電
圧遷移に同期しているマンチエスタデコーダを実
現することにある。
本発明の第３の目的は、より高信頼度、より低
価格の改良されたマンチエスタデコーダを提供す
ることにある。
価格の改良されたマンチエスタデコーダを提供す
ることにある。
第１図において、マンチエスタデコーダ１０
は、マンチエスタ符号化データ信号PRICHLを
入力に受ける。
は、マンチエスタ符号化データ信号PRICHLを
入力に受ける。
第２図のＡにおいて、論理値１をもつマンチエ
スタビツトセルは、マンチエスタ１、論理値０を
もつ第２のビツトセルは、マンチエスタ０、およ
びマンチエスタ符号化データに必要な条件を満足
しないマンチエスタビツトセルは、マンチエスタ
コード違反として示される。マンチエスタ符号化
データ信号に必要な条件とは、有効なマンチエス
タビツトセルは、各ビツトセルのほぼ中央におい
て、電圧遷移をもつということである。
スタビツトセルは、マンチエスタ１、論理値０を
もつ第２のビツトセルは、マンチエスタ０、およ
びマンチエスタ符号化データに必要な条件を満足
しないマンチエスタビツトセルは、マンチエスタ
コード違反として示される。マンチエスタ符号化
データ信号に必要な条件とは、有効なマンチエス
タビツトセルは、各ビツトセルのほぼ中央におい
て、電圧遷移をもつということである。
このビツト中央における電圧遷移は、正、負い
ずれかの方向を持ち、各マンチエスタビツトセル
を２つの半ビツトセルに分ける。任意の極正また
は、方向への電圧遷移が、各マンチエタビツトセ
ルのほぼ中央または、中間で生じる。
ずれかの方向を持ち、各マンチエスタビツトセル
を２つの半ビツトセルに分ける。任意の極正また
は、方向への電圧遷移が、各マンチエタビツトセ
ルのほぼ中央または、中間で生じる。
第１図において、マンチエスタデコーダ１０に
よりデコードされるマンチエスタ符号化データ信
号は、主チヤンネル（primary channel）
PRICHLである。本発明のデコーダを用いたロ
ーカルエリアネツトワーク（LAN）のモジユー
ルにおいて、符号化データ信号は、平行する２本
の同軸ケーブルによつて、伝送される。そのケー
ブルの１つは、主チヤンネルとして示され、モジ
ユールがマンチエスタ符号化信号を受信するのに
用いる二重冗長ネツトワーク通信媒体のチヤンネ
ルである。主チヤンネルの受信データPRICHL
は、排他的論理和ゲート１２の一方の入力端子に
直接に、および他方の入力端に固定遅延回路１４
を通して、入力される。ゲート１２の出力は、主
パルスPRIPULとして示され、第２図のＢに示す
ように、正方向信号である。このパルスは、受信
されたマンチエスタ符号化データ信号PRICHL
の各電圧遷毎移に生じる。主パルスPRIPULのパ
ルス幅は、固定遅延回路１４による遅延時間によ
つて決められる。排他的論理和ゲート１２の出力
は、インバータ１３を通つて直列入力並列出力の
デコーダシフトレジスタ１６の主リセツト端子
MRに入力され、その主リセツト端子は、デコー
ダシフトレジスタ１６の全ての出力を強制的に低
レベルにするものである。ゲート１２の出力の主
パルスPRIPULは、遅延発振器２０のイネーブル
端子１８へも与えられる。主パルスPRIPULが高
レベルまたは正電位であると遅延発振器２０の動
作を停止させ、発振器２０の出力は、高レベルに
なる。
よりデコードされるマンチエスタ符号化データ信
号は、主チヤンネル（primary channel）
PRICHLである。本発明のデコーダを用いたロ
ーカルエリアネツトワーク（LAN）のモジユー
ルにおいて、符号化データ信号は、平行する２本
の同軸ケーブルによつて、伝送される。そのケー
ブルの１つは、主チヤンネルとして示され、モジ
ユールがマンチエスタ符号化信号を受信するのに
用いる二重冗長ネツトワーク通信媒体のチヤンネ
ルである。主チヤンネルの受信データPRICHL
は、排他的論理和ゲート１２の一方の入力端子に
直接に、および他方の入力端に固定遅延回路１４
を通して、入力される。ゲート１２の出力は、主
パルスPRIPULとして示され、第２図のＢに示す
ように、正方向信号である。このパルスは、受信
されたマンチエスタ符号化データ信号PRICHL
の各電圧遷毎移に生じる。主パルスPRIPULのパ
ルス幅は、固定遅延回路１４による遅延時間によ
つて決められる。排他的論理和ゲート１２の出力
は、インバータ１３を通つて直列入力並列出力の
デコーダシフトレジスタ１６の主リセツト端子
MRに入力され、その主リセツト端子は、デコー
ダシフトレジスタ１６の全ての出力を強制的に低
レベルにするものである。ゲート１２の出力の主
パルスPRIPULは、遅延発振器２０のイネーブル
端子１８へも与えられる。主パルスPRIPULが高
レベルまたは正電位であると遅延発振器２０の動
作を停止させ、発振器２０の出力は、高レベルに
なる。
遅延線発振器２０の出力信号は、出力
DECCLKと表示され、第２図のＣにその波形が
示される。排他的論理和ゲート１２の出力は、ま
た２入力ANDゲート２２の両入力端子に入力さ
れる。ANDゲート２２は出力は、NORゲート２
４の１入力となる。主パルスPRIPULの下降端
は、NORゲート２４の出力に、上昇端あるいは、
正極性電圧遷移を生じさせる。NORゲート２４
の出力は受信クロツク信号RCVCLKと表わされ
る。受信クロツク信号RCVCLKの波形は、第２
図のＤに示される。受信クロツク信号RCVCLK
の上昇端あるいは、正遷移は、各マンチエスタビ
ツトセルの前半ビツトセルのほぼ中央に生じる。
もちろん、遅延回路１４の固定遅延時間が適切な
値をもつ場合においてである。
DECCLKと表示され、第２図のＣにその波形が
示される。排他的論理和ゲート１２の出力は、ま
た２入力ANDゲート２２の両入力端子に入力さ
れる。ANDゲート２２は出力は、NORゲート２
４の１入力となる。主パルスPRIPULの下降端
は、NORゲート２４の出力に、上昇端あるいは、
正極性電圧遷移を生じさせる。NORゲート２４
の出力は受信クロツク信号RCVCLKと表わされ
る。受信クロツク信号RCVCLKの波形は、第２
図のＤに示される。受信クロツク信号RCVCLK
の上昇端あるいは、正遷移は、各マンチエスタビ
ツトセルの前半ビツトセルのほぼ中央に生じる。
もちろん、遅延回路１４の固定遅延時間が適切な
値をもつ場合においてである。
主パルスPRIPULがゲート１２から出力された
後、固定遅延回路４４によつて決まる遅れの後、
遅延発振器２０の出力は低レベルに変る。遅延発
振器２０は、主チヤンネルPRICHLの受信デー
タが新たな遷移を生じるまで、主チヤンネル
PRICHLの受信データの周波数の役４倍の周波
数で、矩形波出力を出力し続ける。遅延発振器２
０のデコードクロツク信号DECCLKは、デコー
ダシフトレジスタ１６のクロツク入力端子CPに
入力される。デコーダシフトレジスタ１６の２つ
のデータ入力端子Ａ，Ｂは論理値１を表わす高電
源Vccに接続されているので、デコードクロツク
信号DECCLKの低レベルから高いレベルへの各
電圧遷移毎に論理値１をシフトする。デコーダシ
フトレジスタ１６の出力端子１は、ANDゲート
２６の１入力端子に直接に接続され、出力端子２
は、ANDゲート２６の他の入力端子にインバー
タ２８を通して接続されている。デコーダシフト
レジスタ１６の出力端子３は、ANDゲート３０
の１入力端子に直接に接続され、出力４は、
ANDゲート３０の第２の入力端子にインバータ
３２を通して接続されている。ANDゲート２６
の出力はNORゲート２４の１入力に接続され、
同様に、ANDゲート３０の出力は、NORゲート
２４の他の１入力端子に接続されている。論理値
１がデコーダシフトレジスタ１６の出力１にシフ
トされた時、および、論理値１が出力３にシフト
された時に、受信クロツク信号RCVCLKの負方
向への電圧遷移が生じる。第２図ＡおよびＤに示
されるように、遅延回路１４，４４が適切な値を
もつならば、NORゲート２４によつて生じる受
信クロツク信号RCVCLKの正方向電圧遷移は、
ほぼ各マンチエスタセルの各般ビツトセルの中央
で生じる。
後、固定遅延回路４４によつて決まる遅れの後、
遅延発振器２０の出力は低レベルに変る。遅延発
振器２０は、主チヤンネルPRICHLの受信デー
タが新たな遷移を生じるまで、主チヤンネル
PRICHLの受信データの周波数の役４倍の周波
数で、矩形波出力を出力し続ける。遅延発振器２
０のデコードクロツク信号DECCLKは、デコー
ダシフトレジスタ１６のクロツク入力端子CPに
入力される。デコーダシフトレジスタ１６の２つ
のデータ入力端子Ａ，Ｂは論理値１を表わす高電
源Vccに接続されているので、デコードクロツク
信号DECCLKの低レベルから高いレベルへの各
電圧遷移毎に論理値１をシフトする。デコーダシ
フトレジスタ１６の出力端子１は、ANDゲート
２６の１入力端子に直接に接続され、出力端子２
は、ANDゲート２６の他の入力端子にインバー
タ２８を通して接続されている。デコーダシフト
レジスタ１６の出力端子３は、ANDゲート３０
の１入力端子に直接に接続され、出力４は、
ANDゲート３０の第２の入力端子にインバータ
３２を通して接続されている。ANDゲート２６
の出力はNORゲート２４の１入力に接続され、
同様に、ANDゲート３０の出力は、NORゲート
２４の他の１入力端子に接続されている。論理値
１がデコーダシフトレジスタ１６の出力１にシフ
トされた時、および、論理値１が出力３にシフト
された時に、受信クロツク信号RCVCLKの負方
向への電圧遷移が生じる。第２図ＡおよびＤに示
されるように、遅延回路１４，４４が適切な値を
もつならば、NORゲート２４によつて生じる受
信クロツク信号RCVCLKの正方向電圧遷移は、
ほぼ各マンチエスタセルの各般ビツトセルの中央
で生じる。
デコーダシフトレジスタ１６の出力３に論理値
１がシフトされるときに発生する受信クロツク信
号RCVCLKは、マンチエスタコード違反の場合、
すなわちマンチエスタビツトセルの半ビツトセル
の間で、遅延発振器２０を停止させる電圧遷移が
生じない場合のみに生じる。
１がシフトされるときに発生する受信クロツク信
号RCVCLKは、マンチエスタコード違反の場合、
すなわちマンチエスタビツトセルの半ビツトセル
の間で、遅延発振器２０を停止させる電圧遷移が
生じない場合のみに生じる。
NORゲート２４でつくられる受信クロツク信
号RCVCLKは、Ｄ−フリツプフロツプ３４のク
ロツク端子CKに入力される。フリツプフロツプ
３４のＱ出力は、タツプ付遅延線３６に入力され
る。遅延線３６の出力の１つは、インバータ３８
により反転され、フリツプフロツプ３４のリセツ
ト端子へ入力され、遅延線３６によつて生じる
パルスRCVCLKA〜Ｅの幅を制御する。各
RCVCLKA〜Ｅは、順次約10ナノ秒〔nsec〕の
遅れをもつている。
号RCVCLKは、Ｄ−フリツプフロツプ３４のク
ロツク端子CKに入力される。フリツプフロツプ
３４のＱ出力は、タツプ付遅延線３６に入力され
る。遅延線３６の出力の１つは、インバータ３８
により反転され、フリツプフロツプ３４のリセツ
ト端子へ入力され、遅延線３６によつて生じる
パルスRCVCLKA〜Ｅの幅を制御する。各
RCVCLKA〜Ｅは、順次約10ナノ秒〔nsec〕の
遅れをもつている。
NORゲート２４からの受信クロツク信号
RCVCLKは、直列入力並列出力シフトレジスタ
であるデコーダシフトレジスタ４０のクロツク端
子CPに入力される。
RCVCLKは、直列入力並列出力シフトレジスタ
であるデコーダシフトレジスタ４０のクロツク端
子CPに入力される。
主チヤンネルからのマンチエスタ符号化信号
PRICHLは、またデータシフトレジスタ４０の
１つのデータ入力端子Ｂに入力される。データシ
フトレジスタの他の端子は、論理値１を表わす高
電圧源に接続され、主チヤンネルからの受信信号
PRICHLとの論理積をとられる。レジスタ４０
のマスターリセツト端子は、論理値１を表わ
す高電圧源Vccに接続されている。その結果、マ
ンチエスタビツトセルの各半ビツトセルの電圧レ
ベルのサンプルが各半ビツトセルのほぼ中央でサ
ンプルされ、データシフトレジスタ４０に記憶さ
れる。各マンチエスタビツトセルの最初の半ビツ
トセルのデータの論理値は、NRZ形式で各マン
チエスタビツトセルの情報内容を表わすものとし
て用いられる。各マンチエスタビツトセルの各半
ビツトセルによつて表わされる論理値は、コード
違反を生じたかどうか、およびいつ生じたかを検
出するのに用いられる。
PRICHLは、またデータシフトレジスタ４０の
１つのデータ入力端子Ｂに入力される。データシ
フトレジスタの他の端子は、論理値１を表わす高
電圧源に接続され、主チヤンネルからの受信信号
PRICHLとの論理積をとられる。レジスタ４０
のマスターリセツト端子は、論理値１を表わ
す高電圧源Vccに接続されている。その結果、マ
ンチエスタビツトセルの各半ビツトセルの電圧レ
ベルのサンプルが各半ビツトセルのほぼ中央でサ
ンプルされ、データシフトレジスタ４０に記憶さ
れる。各マンチエスタビツトセルの最初の半ビツ
トセルのデータの論理値は、NRZ形式で各マン
チエスタビツトセルの情報内容を表わすものとし
て用いられる。各マンチエスタビツトセルの各半
ビツトセルによつて表わされる論理値は、コード
違反を生じたかどうか、およびいつ生じたかを検
出するのに用いられる。
遅延発振器２０は、第１図に示されるように、
反転入力をもつANDゲート４２、遅延回路４４
およびNORゲート４６とから構成される。AND
ゲート２２，２６および３０とNORゲート２４
を含む論理回路４８は、主パルスPRIPULおよび
デコーダシフトレジスタ１６の選択された出力
（一部は反転された出力）とにより受信クロツク
信号RCVCLKをつくる。信号RCVCLKA〜Ｅは
タツプ付遅延線３６によつてつくられ、デコード
されたマンチエスタデコーダに作用する論理回路
の回路遅延を補償するのに用いられる。
反転入力をもつANDゲート４２、遅延回路４４
およびNORゲート４６とから構成される。AND
ゲート２２，２６および３０とNORゲート２４
を含む論理回路４８は、主パルスPRIPULおよび
デコーダシフトレジスタ１６の選択された出力
（一部は反転された出力）とにより受信クロツク
信号RCVCLKをつくる。信号RCVCLKA〜Ｅは
タツプ付遅延線３６によつてつくられ、デコード
されたマンチエスタデコーダに作用する論理回路
の回路遅延を補償するのに用いられる。
実施例では市販されているアメリカ合衆国
04106メイン州サウスポートランドのフエアチヤ
イルドカメラアンドインスツルメント社の次の回
路を用いている。デコーダシフトレジスタ１６，
４０はモデル１６４、排他的論理和EORゲート
１２は、F86、フリツプフロツプ３４は、F74、
ゲート２２，２４，２６および３０は、F64、そ
してインバータ２８，３２および３８は、F04を
用いる。
04106メイン州サウスポートランドのフエアチヤ
イルドカメラアンドインスツルメント社の次の回
路を用いている。デコーダシフトレジスタ１６，
４０はモデル１６４、排他的論理和EORゲート
１２は、F86、フリツプフロツプ３４は、F74、
ゲート２２，２４，２６および３０は、F64、そ
してインバータ２８，３２および３８は、F04を
用いる。
上記説明により、本発明のマンチエスタデコー
ダは、マンチエスタセルの各半ビツトセルのほぼ
中央において、好ましいタイプすなわち、極正を
有する電圧遷移をもつた受信クロツク信号を生じ
させ、その受信クロツク信号は符号化データ信号
の各電圧転換毎に、信頼度のより高いマンチエス
タデコーダとなるように同期作用を繰返すことを
特徴とすることは、明らかである。
ダは、マンチエスタセルの各半ビツトセルのほぼ
中央において、好ましいタイプすなわち、極正を
有する電圧遷移をもつた受信クロツク信号を生じ
させ、その受信クロツク信号は符号化データ信号
の各電圧転換毎に、信頼度のより高いマンチエス
タデコーダとなるように同期作用を繰返すことを
特徴とすることは、明らかである。
発明の内容は、実施例をもつて説明したが、本
記述は理解を容易にするためのものであり、発明
の範囲を限定するものではない。当業者によれ
ば、本発明の特許請求の範囲の中で、種々の変
更、修正が可能である。
記述は理解を容易にするためのものであり、発明
の範囲を限定するものではない。当業者によれ
ば、本発明の特許請求の範囲の中で、種々の変
更、修正が可能である。
第１図は、本発明のマンチエスタデコーダの一
実施例の概略構成図である。第２図は本発明の動
作を示す代表的な波形図である。 １０：マンチエスタデコーダ、１２：排他的論
理和ゲート、１３：インバータ、１４：固定遅延
回路、１６：デコーダシフトレジスタ、２０：遅
延発振器、２４：NORゲート、２６：ANDゲー
ト、２８：インバータ、３０：ANDゲート、３
２：インバータ、３４：Ｄ−フリツプフロツプ、
３６：タツプ付遅延線４０：データシフトレジス
タ、４２：ANDゲート、４４：固定遅延回路、
４６：NORゲート。
実施例の概略構成図である。第２図は本発明の動
作を示す代表的な波形図である。 １０：マンチエスタデコーダ、１２：排他的論
理和ゲート、１３：インバータ、１４：固定遅延
回路、１６：デコーダシフトレジスタ、２０：遅
延発振器、２４：NORゲート、２６：ANDゲー
ト、２８：インバータ、３０：ANDゲート、３
２：インバータ、３４：Ｄ−フリツプフロツプ、
３６：タツプ付遅延線４０：データシフトレジス
タ、４２：ANDゲート、４４：固定遅延回路、
４６：NORゲート。
Claims (1)
- 【特許請求の範囲】 １ 電圧変遷のタイプによつて情報内容が決定さ
れる等しい長さの２つの半セルで構成される連続
して生じる一定長さのセルの列からなる入力信号
列に対応する受信クロツク信号を作成するため
に、 前期信号列を受信し、信号列の電圧遷移に応答
して予じめ決められた時間幅のパルスを発生させ
るパルス発生装置１２，１４と、 前記パルス発生装置に接続され、そのパルス発
生装置によつて発生された各パルスに応答して所
定の周波数で規則的に再整列したパルス列を出力
する発振器２０と、 前記パルス発生装置及び発振器に接続され、パ
ルス発生装置からのパルスと、前記再整列したパ
ルス列とに応答し、電圧遷移が各半セルのほぼ中
央で生じる受信クロツク信号を出力する論理回路
１６，４８と、 を有することを特徴とするマンチエスターデコー
ダ。 ２ 各マンチエスタビツトセルの２つの半ビツト
セルの間で生じる電圧遷移のタイプによつて決定
されるデータの内容をもつマンチエスタ符号化さ
れた入力信号列をデコードするデコーダにおい
て、 ２入力端子を有し、主パルスを出力する排他的
論理ゲートと、 前記入力信号列を前記排他的論理ゲートの一方
の入力端子に直接加える回路と、 前記入力信号列を前記排他的論理ゲートの他方
の入力端子に加えるための遅延回路を含む回路
と、 イネーブル端子を有し、矩形波のデコードクロ
ツクを出力する発振器と、 前記排他的論理ゲートの出力を前記発振器に加
える回路と、 クロツクを入力するクロツク端子、主リセツト
端子及び零以外の整数であるｎ個の出力端子を有
するデコーダシフトレジスタと、 前記デコーダシフトレジスタの前記主リセツト
端子に前記排他的論理ゲートの出力を加えるため
のインバータと、 前記デコーダシフトレジスタのクロツク端子に
前記発振器の矩形波のデコードクロツクを入力さ
せる回路と、 前記主パルスと前記デコーダシフトレジスタの
選択された出力端子のパルスが加えられ、前記入
力信号列の各半ビツトセルのほぼ中央で電圧遷移
を生じる受信クロツク信号を出力する論理回路
と、 クロツク入力端子及び入力信号列を入力する端
子を有する直列入力並列出力型の受信デコーダシ
フトレジスタと、 前記受信データシフトレジスタの上記端子へ入
力信号列を加える回路と、 前記受信クロツク信号を受信データシフトレジ
スタのクロツク端子へ与え、入力信号列のマンチ
エスタビツトセルの半ビツトセルの電圧レベル
を、各マンチエスタビツトセルのほぼ中央でシフ
トされた電圧レベルで上記受信データシフトレジ
スタをシフトさせる回路と、 有することを特徴とするマンチスタデコーダ。 ３ 前記ｎが８である特許請求の範囲第２項記載
のマンチスタデコーダ。 ４ デコーダシフトレジスタの選択された出力端
子が１から４までである特許請求の範囲第３項記
載のマンチスタデコーダ。 ５ 前記デコーダシフトレジスタの２及び４出力
端子にインバータが接続されている特許請求の範
囲第４項記載のマンチスタデコーダ。 ６ 受信クロツク信号の周波数が符合化された入
力信号列の周波数の４倍である特許請求の範囲第
５項記載のマンチスタデコーダ。 ７ １つのタイプの電圧遷移が低から高への遷移
である特許請求の範囲第６項記載のマンチスタデ
コーダ。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US573884 | 1984-01-24 | ||
| US06/573,884 US4542420A (en) | 1984-01-24 | 1984-01-24 | Manchester decoder |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60217734A JPS60217734A (ja) | 1985-10-31 |
| JPH0351335B2 true JPH0351335B2 (ja) | 1991-08-06 |
Family
ID=24293779
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60011738A Granted JPS60217734A (ja) | 1984-01-24 | 1985-01-24 | マンチエスタデコ−ダ |
Country Status (6)
| Country | Link |
|---|---|
| US (1) | US4542420A (ja) |
| EP (1) | EP0150072B1 (ja) |
| JP (1) | JPS60217734A (ja) |
| AU (1) | AU571920B2 (ja) |
| CA (1) | CA1224274A (ja) |
| DE (1) | DE3577789D1 (ja) |
Families Citing this family (30)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4631695A (en) * | 1984-01-26 | 1986-12-23 | Honeywell Inc. | Detector of predetermined patterns of encoded data signals |
| GB8506100D0 (en) * | 1985-03-08 | 1985-04-11 | Int Computers Ltd | Decoder |
| DE3629227A1 (de) * | 1985-08-29 | 1987-03-05 | Victor Company Of Japan | Demodulationsschaltung zur demodulation eines zweiphasig modulierten signals |
| GB8606028D0 (en) * | 1986-03-12 | 1986-04-16 | Int Computers Ltd | Decoder |
| US4876700A (en) * | 1986-04-16 | 1989-10-24 | E. F. Johnson Company | Data demodulator |
| JPS63114423A (ja) * | 1986-10-31 | 1988-05-19 | Nakamichi Corp | デ−タ復調方法 |
| US4805197A (en) * | 1986-12-18 | 1989-02-14 | Lecroy Corporation | Method and apparatus for recovering clock information from a received digital signal and for synchronizing that signal |
| US4864588A (en) * | 1987-02-11 | 1989-09-05 | Hillier Technologies Limited Partnership | Remote control system, components and methods |
| US4788605A (en) * | 1987-03-30 | 1988-11-29 | Honeywell Inc. | Receive Manchester clock circuit |
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Citations (1)
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-
1984
- 1984-01-24 US US06/573,884 patent/US4542420A/en not_active Expired - Lifetime
-
1985
- 1985-01-22 EP EP85100600A patent/EP0150072B1/en not_active Expired
- 1985-01-22 DE DE8585100600T patent/DE3577789D1/de not_active Expired - Fee Related
- 1985-01-23 AU AU38002/85A patent/AU571920B2/en not_active Ceased
- 1985-01-23 CA CA000472627A patent/CA1224274A/en not_active Expired
- 1985-01-24 JP JP60011738A patent/JPS60217734A/ja active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58103258A (ja) * | 1981-12-14 | 1983-06-20 | インタ−ナシヨナル ビジネス マシ−ンズ コ−ポレ−シヨン | 自己クロツク直列解読装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| EP0150072A3 (en) | 1987-08-12 |
| CA1224274A (en) | 1987-07-14 |
| DE3577789D1 (de) | 1990-06-21 |
| AU3800285A (en) | 1985-09-12 |
| EP0150072A2 (en) | 1985-07-31 |
| US4542420A (en) | 1985-09-17 |
| EP0150072B1 (en) | 1990-05-16 |
| AU571920B2 (en) | 1988-04-28 |
| JPS60217734A (ja) | 1985-10-31 |
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