JPH0566049B2

JPH0566049B2 -

Info

Publication number: JPH0566049B2
Application number: JP58089764A
Authority: JP
Inventors: Soichi Myata; Tosha Okamoto
Original assignee: Sharp Corp
Current assignee: Sharp Corp
Priority date: 1983-05-20
Filing date: 1983-05-20
Publication date: 1993-09-21
Also published as: JPS59215118A

Description

【発明の詳細な説明】

＜技術分野＞本発明は、デイジタル化された直列（シリア
ル）データを並列（パラレル）化して出力する非
同期型直並列デイジタルデータ変換装置に関する
ものである。＜従来技術と発明の背景＞従来のデータ変換装置では、データ信号を取り
込むタイミングを得るために同期クロツク信号
（独立のクロツクジエネレータ、またはシステム
クロツクから生成する）を必要とする。例えば、
直列（シリアル）入力データを８本の並列（パラ
レル）出力データに直す場合、並列出力１組に対
して、８個の同期クロツクパルスを要する。また
従来のクロツクパルスはデユーテイ比が一定であ
り、必らずしもデータ信号に対応したものではな
いから、データ信号の変化とクロツク信号とのタ
イミングの違いにより、誤りを生じる可能性があ
る。つまりデータ信号は、一般に処理の過程で、
クロツク信号に対して遅延を生じる。＜発明の目的＞本発明は、このような従来の欠点と多値論理の
特性に鑑みて、一般に２値論理で多く用いられる
直並列データ変換を、２値論理の原信号を一且多
値論理信号に変調することによつて、同期クロツ
クを全く必要とせずに並列出力できるようにした
ものである。＜実施例＞以下図面に従つて本発明の一実施例を説明す
る。第１図は本実施例の概略構成図で、２値論理変
調部Ａと直並列データ変換部Ｂとからなる。２値
論理変換部Ａの詳細は第２図に、直並列データ変
換部Ｂの詳細は第３図に示される。今、ここで多値論理は下表１のように３値論理
とし、データ信号I₁，I₂が“０”のときデータ
“０”、共に“１”のときデータ“１”、それ以外
の“０”、“１”又は“１”、“０”のとき“Nil”
に対応させ、制御信号としてはこの“Nil”を使
用するものとする。

【表】原信号Ｓは２値論理（１，０）の入力信号であ
り、該信号に基づき２値論理変調部Ａにより、３
値論理（１，０，Nil）のデイジタル信号（I₁，
I₂）が作成される。I₁，I₂は、０，Nil，１の３状
態が表わせるので３値としているものである。シリアルに送られてくる２値論理のデータは、
３値論理に変調してデータとデータとの間に
“Nil”をはさみこむことによつて、シリアルな
信号の識別を行なうことができる。“Nil”のは
さみこみは、例えば第４図のように、表１で示さ
れる３値論理に対して、データ信号のI₁かI₂の何
れかを一方を逆転することで、簡単に実現するこ
とができる。なぜなら、データ“０”または
“１”の期間中はI₁，I₂両方が同じ値“０”か
“１”をとり、“Nil”期間中は別々の値をとると
いう性質が利用できるからである。上記第２図は
このような信号の変調回路例を示すものである。第５図は第２図の要部信号波形例を示すタイム
チヤートで、第５図を参照して第２図の回路構成
及びその動作を説明する。初期状態として、遅延回路１，２の出力D₁，
D₂は各々“Low”である。まず、一般の２値論
理に従う信号（原形波）Ｓが、Ｄフリツプフロツ
プ３，４に入力される。その出力はQ₁，Q₂とし
てそのまま送り出され、同時に排他的ノアゲート
５の出力を“High”にする。排他的ノアゲート
５の出力は遅延回路１，２に入力されるが、ここ
で各々の信号は別々の遅延がかけられる。そし
て、アンドゲート６の出力CPが“High”になる
まで、つまり長い方の遅延D₂を信号が抜けるま
で、I₁，I₂の出力はQ₁，Q₂のまま保たれる。長い方の遅延D₂を抜けて出力CPが“High”イ
ンバータ７を介してが“Low”になると、ま
ずＤフリツプフロツプ３，４の入力がラツチさ
れ、次にＤフリツプフロツプ４の出力Q₂がアン
ド・オアゲート８に送出される。従つて、I₂の出
力が“Low”に代わり、排他的ノアゲート５の
出力Ｃも“Low”に立ち下がる。次に排他的ノ
アゲート５の出力Ｃは遅延回路１，２に入力され
るが、アンドゲート６の出力CPは、短い方の遅
延D₁後に変化し、“Low”になる。CPが“Low”
CPが“High”ならば、アンド・オアゲート８の
出力は再び逆転し、I₂は“High”になる。すな
わち、I₂の出力は遅延D₁（厳密にはゲート遅延＋
遅延D₁）の期間だけI₁の出力に対して反転し、
“Nil”期間となる。以上は、原波形Ｓが変化していない場合だつた
が、次にＤフリツプフロツプ３，４の入力ラツチ
のときデータが“Low”に変化している場合は、
Ｄフリツプフロツプ４の出力₂の反転とCPの反
転とが同時に起こるため（厳密にはCPの反転の
方が先に起こる）出力I₂は立ち下がらず、そのま
ま“High”に保たれる。I₂は遅延D₁時間分
“High”に保たれ、次のCPの反転で“Low”に
落ちる。この期間が“Nil”期間となる。以下同様にして、データ信号と“Nil”とが交
互に繰り返される。データ信号の期間はD₂、
“Nil”の期間はD₁によつて規定される。厳密に
はどちらの遅延にもゲート遅延が含まれる。従つ
て、“Nil”信号の区間を短くするために、D₁を
なくしゲート遅延のみとしてもよい。なぜなら、
“Nil”はエツジを検出できるだけの幅があれば
よいからである。また、データ信号期間は、D₂
を換えることにより任意に定めることができる。
遅延そのものは容量等の操作により調整できる。
ただし、第４図及び第５図に示すように、D₁＋
D₂＋ゲート遅延時間が、原信号Ｓの各信号期間
に等しいことが必要である。このように２値論理の原波形Ｓが２値論理に変
調されると同時に、データ間に“Nil”がはさみ
こまれる。３値論理に変調されたデータ信号I₁，I₂は直並
列データ変換部Ｂに供給される。第６図はデータ
変換部Ｂの詳細を示す第３図の要部信号波形例を
示すタイムチヤートである。カウンタ回路９は並列出力の幅を任意に設定す
るもので、例えばダウンカウンタよりなる。図示
において、初期値は端子１０により３ビツトで入
力するようにしており、１〜８ビツトまでの任意
の幅を設定することが可能である。例えば、端子
１０を111として８ビツトに設定しているものと
する。判定回路１１はカウンタ回路９のカウント
内容を検出して０になつたとき“High”を出力
する。データ信号I₁，I₂が直並列データ変換部Ｂに送
られたとき、排他的オアゲート１２は“Nil”信
号を識別し、“Nil”信号ならばシフトレジスタ
１３に加えられるCPを“High”とする。CPが
“High”となつたときシフトレジスタ１３はデー
タ信号I₁（データに対応）を取り込むと同時に、
その記憶内容を１つシフトする。そして“Nil”
信号でないときは、排他的オアゲート１２の出力
をインバータ１３より反転して、カウンタ回路９
のカウントダウン端子に加えられ、初期入力され
た値から１つカウントダウンする。 “Nil”信号を８個識別して後カウント回路９
の内容が０になつたとき、判定回路１１の出力は
“High”となりこれをパラレルラツチ１４のCP
に加える。パラレルラツチ１４はCPが“High”
になつたとき、シフトレジスタ１３の内容を取り
込み、次にCPが“High”になるまでこのデータ
を保持する。こうして８個のシリアルなデータ入
力は８ビツトのパラレル出力P₁〜P₈に変換され
る。上記において、“Nil”信号はデータ信号と基
本的に同じ扱いをされる信号であるため、データ
信号だけが著しく遅延を生じることはなく、また
“Nil”信号の間隔（デユーテイ比）は、あくま
でデータ信号の区切りに対応するものであるか
ら、不定であつてもよいこと明らかである。＜発明の効果＞以上のように本発明は、２値論理の原信号を多
値論理に変換し、この際データ間に制御情報をは
さみこむことによつて、同期クロツク信号を必要
とせずに直並列にデータを変換できるものであ
り、クロツク信号とのずれによるデータ誤り率を
低減した有用な非同期型直並列デイジタルデータ
変換装置が提供できる。

【図面の簡単な説明】

第１図は本発明の一実施例を示す概略構成図、
第２図は第１図の２値論理変調部Ａの詳細を示す
ブロツク図、第３図は第１図の直並列データ変換
部Ｂの詳細を示すブロツク図、第４図は“Nil”
のはさみ込みを説明するタイムチヤート、第５図
は第２図の要部信号波形例を示すタイムチヤー
ト、第６図は第３図の要部信号波形例を示すタイ
ムチヤートである。Ａ……２値論理変調部、Ｂ……直並列データ変
換部、１，２……遅延回路、３，４……Ｄフリツ
プフロツプ、９……カウンタ回路、１３……シフ
トレジスタ、１４……パラレルラツチ。

Claims

【特許請求の範囲】１２値論理の原デイジタル信号を３値論理のデ
イジタル信号に変調する２値論理変調部であつ
て、単一の入力端子と、該入力端子より入力され
る上記２値論理の原デイジタル信号が並列に入力
される２個のラツチ回路と、２個の出力端子と、
一方の遅延時間が他方の遅延時間よりも短く、且
つ、その合計遅延時間が上記原デイジタル信号の
各信号期間に等しい２個の遅延回路を含み、該２
個の遅延回路よりの出力によつて、上記長い方の
遅延期間に相当する期間は、上記２個のラツチ回
路の出力に基づいて、同一の２値論理デイジタル
信号を上記２個の出力端子に伝達し、上記短い方
の遅延期間に相当する期間は、上記２個のラツチ
回路の出力に基づいて、互いに異なる２値論理デ
イジタル信号を上記２個の出力端子に伝達する制
御回路とを含む２値論理変調部と、該２値論理変調部より出力される上記３値論理
のデイジタル信号を並列２値論理デイジタル信号
に変換する直並列データ変換部であつて、上記２
値論理変調部よりの出力信号が入力される２個の
入力端子と、複数個の出力端子と、上記２個の入
力端子より入力された互いに異なる２値論理デイ
ジタル信号に基づいてクロツク信号を作成する回
路と、上記一方の入力端子に、その入力が接続さ
れると共に、上記クロツク信号をシフトクロツク
とする複数ビツトのシフトレジスタ回路と、上記
クロツク信号をカウントし、所定数のカウント動
作終了時点で出力指示信号を出力するカウンタ回
路と、上記出力指示信号に基づき、上記シフトレ
ジスタ回路の複数ビツトの内容を並列に上記複数
の出力端子に伝達する伝達回路とを含む直並列デ
ータ変換部とから成ることを特徴とする非同期型
直並列デイジタルデータ変換装置。