JPH10124014A - シリアル−パラレル変換回路 - Google Patents
シリアル−パラレル変換回路Info
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- JPH10124014A JPH10124014A JP28358096A JP28358096A JPH10124014A JP H10124014 A JPH10124014 A JP H10124014A JP 28358096 A JP28358096 A JP 28358096A JP 28358096 A JP28358096 A JP 28358096A JP H10124014 A JPH10124014 A JP H10124014A
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Abstract
(57)【要約】 （修正有）
【課題】 液晶表示装置などにおけるＲＧＢデータの送
出のためのシリアル・パラレル変換回路において、シフ
トレジスタの入力用および出力用のＦＦ回路のクロック
信号のタイミングを一致させ、誤動作を防止する。 【解決手段】 シフトレジスタ１９は入力用のＦＦ回路
２０，２１と出力用のＦＦ回路２２，２３を備える。入
力用のＦＦ回路２０，２１には分周回路１１の生成する
クロック信号ＸＤＣＬＫが、出力用のＦＦ回路２２，２
３には分周回路１１が１／２に分周したＤＣＬＫＡが与
えられる。分周回路１１のＮＡＮＤ回路１７では、ＦＦ
回路１６の出力と基本クロック信号ＣＬＫの反転とがと
もにＨレベルのときだけＬレベルとなるため、ＸＤＣＬ
Ｋに対してＤＣＬＫＡが遅延することがなくなる。
出のためのシリアル・パラレル変換回路において、シフ
トレジスタの入力用および出力用のＦＦ回路のクロック
信号のタイミングを一致させ、誤動作を防止する。 【解決手段】 シフトレジスタ１９は入力用のＦＦ回路
２０，２１と出力用のＦＦ回路２２，２３を備える。入
力用のＦＦ回路２０，２１には分周回路１１の生成する
クロック信号ＸＤＣＬＫが、出力用のＦＦ回路２２，２
３には分周回路１１が１／２に分周したＤＣＬＫＡが与
えられる。分周回路１１のＮＡＮＤ回路１７では、ＦＦ
回路１６の出力と基本クロック信号ＣＬＫの反転とがと
もにＨレベルのときだけＬレベルとなるため、ＸＤＣＬ
Ｋに対してＤＣＬＫＡが遅延することがなくなる。
Description
【０００１】
【発明の属する技術分野】本発明は、シリアルデータを
パラレルデータに変換するシリアル−パラレル変換回
路、特に液晶表示装置等におけるＲＧＢの色データの送
出を行うためのシフトレジスタを有するシリアル−パラ
レル変換回路に関する。液晶表示装置等においては、そ
の表示ドット数の増加に伴い処理データ数も増える傾向
にあり、シリアルで入力される色データをパラレルデー
タに変換することで処理効率を高めている。
パラレルデータに変換するシリアル−パラレル変換回
路、特に液晶表示装置等におけるＲＧＢの色データの送
出を行うためのシフトレジスタを有するシリアル−パラ
レル変換回路に関する。液晶表示装置等においては、そ
の表示ドット数の増加に伴い処理データ数も増える傾向
にあり、シリアルで入力される色データをパラレルデー
タに変換することで処理効率を高めている。
【０００２】この場合、基本クロックに対して分周クロ
ックを作成して、分周クロックによりパラレルの出力信
号を得なけれはならないため、分周クロックを精度良く
入力することにより誤動作を防ぐことが望まれている。
ックを作成して、分周クロックによりパラレルの出力信
号を得なけれはならないため、分周クロックを精度良く
入力することにより誤動作を防ぐことが望まれている。
【０００３】
【従来の技術】図５は、従来のシリアル−パラレル変換
回路を示す回路図であり、基本クロックから所定のクロ
ック信号を作成する分周回路３１と、入力用及び出力用
のフリップフロップ回路（以下ＦＦ回路）から構成さ
れ、分周回路で作成されるクロック信号をもとに色デー
タをシフトしながら所定のパラレルデータ信号を出力す
るシフトレジスタ３８とを備えている。
回路を示す回路図であり、基本クロックから所定のクロ
ック信号を作成する分周回路３１と、入力用及び出力用
のフリップフロップ回路（以下ＦＦ回路）から構成さ
れ、分周回路で作成されるクロック信号をもとに色デー
タをシフトしながら所定のパラレルデータ信号を出力す
るシフトレジスタ３８とを備えている。
【０００４】分周回路３１は、基準クロック信号CLK か
ら所定のクロック信号XDCLK と、所定の分周率の分周ク
ロックDCLKA とを作成するものであり、インバータ３２
〜３４と、ＦＦ回路３５、インバータ３６，３７とから
構成されている。また、シフトレジスタ３８は、シリア
ルデータを順次入力する入力用のＦＦ回路３９，４０
と、パラレルデータを出力するＦＦ回路４１，４２から
構成されている。
ら所定のクロック信号XDCLK と、所定の分周率の分周ク
ロックDCLKA とを作成するものであり、インバータ３２
〜３４と、ＦＦ回路３５、インバータ３６，３７とから
構成されている。また、シフトレジスタ３８は、シリア
ルデータを順次入力する入力用のＦＦ回路３９，４０
と、パラレルデータを出力するＦＦ回路４１，４２から
構成されている。
【０００５】分周回路３１におけるクロック信号XDCLK
は、基準クロック信号CLK を３段のインバータ３２〜３
４を介すことによって反転させた信号であり、分周クロ
ック信号DCLKA は、基準クロック信号CLK をインバータ
３２にて反転させＦＦ回路３５及び２段のインバータ３
６，３７を介して作成した信号である。シフトレジスタ
３８は、色データ信号DATAをＦＦ回路３９から取り込ん
で順次次段のＦＦ回路４０，ＦＦ回路４１及びＦＦ回路
４２に転送していく。
は、基準クロック信号CLK を３段のインバータ３２〜３
４を介すことによって反転させた信号であり、分周クロ
ック信号DCLKA は、基準クロック信号CLK をインバータ
３２にて反転させＦＦ回路３５及び２段のインバータ３
６，３７を介して作成した信号である。シフトレジスタ
３８は、色データ信号DATAをＦＦ回路３９から取り込ん
で順次次段のＦＦ回路４０，ＦＦ回路４１及びＦＦ回路
４２に転送していく。
【０００６】ＦＦ回路３９，４０は、入力用であり分周
クロック信号XDCLK を入力することで順次データを次段
のＦＦ回路に送るもので、ＦＦ回路４１，４２は出力用
であり分周クロック信号DCLKA によりパラレルデータを
出力するものである。尚、分周回路３１及びシフトレジ
スタ３８に含まれる全てのＦＦ回路には、高電圧Ｖccが
印加されていると共に、セット信号LPを入力している。
クロック信号XDCLK を入力することで順次データを次段
のＦＦ回路に送るもので、ＦＦ回路４１，４２は出力用
であり分周クロック信号DCLKA によりパラレルデータを
出力するものである。尚、分周回路３１及びシフトレジ
スタ３８に含まれる全てのＦＦ回路には、高電圧Ｖccが
印加されていると共に、セット信号LPを入力している。
【０００７】図６は、従来例における動作説明を行うた
めの各信号のタイミングチャートを示す図である。図６
に示すように、基本クロック信号CLK は所定の周期で入
力されており、この基本クロック信号CLK をインバータ
３２〜３４により反転することでクロック信号XDCLK を
作成している。
めの各信号のタイミングチャートを示す図である。図６
に示すように、基本クロック信号CLK は所定の周期で入
力されており、この基本クロック信号CLK をインバータ
３２〜３４により反転することでクロック信号XDCLK を
作成している。
【０００８】また、基本クロック信号CLK は、インバー
タ３２を介してＦＦ回路３５に入力されており、クロッ
ク信号CLK を１／２周期に分周したＦＦ回路３５の出力
信号を２段のインバータ３６，３７を通過させて分周ク
ロック信号DCLKA を作成している。一方、シフトレジス
タ３８におけるＦＦ回路３９に入力されるデータは、例
えば図６に示す如き信号としており、ＦＦ回路３９，４
０の出力は、データ信号がシフトする状態で出力されて
いる。
タ３２を介してＦＦ回路３５に入力されており、クロッ
ク信号CLK を１／２周期に分周したＦＦ回路３５の出力
信号を２段のインバータ３６，３７を通過させて分周ク
ロック信号DCLKA を作成している。一方、シフトレジス
タ３８におけるＦＦ回路３９に入力されるデータは、例
えば図６に示す如き信号としており、ＦＦ回路３９，４
０の出力は、データ信号がシフトする状態で出力されて
いる。
【０００９】尚、データ信号DATA及びＦＦ回路３９，４
０の出力信号FF(39),FF(40) には、理解を容易にするた
めにデータ名a,b,c,・・を付している。そして、パラレ
ル信号の出力部となるＦＦ回路４１，４２からは、分周
クロック信号DCLKA のタイミングに対応して、データ信
号OUT1,OUT2 がパラレルに出力される。即ち、ＦＦ回路
４１からデータb,d.f ・・が、ＦＦ回路４２からデータ
a,c,e ・・がそれぞれ出力される。
０の出力信号FF(39),FF(40) には、理解を容易にするた
めにデータ名a,b,c,・・を付している。そして、パラレ
ル信号の出力部となるＦＦ回路４１，４２からは、分周
クロック信号DCLKA のタイミングに対応して、データ信
号OUT1,OUT2 がパラレルに出力される。即ち、ＦＦ回路
４１からデータb,d.f ・・が、ＦＦ回路４２からデータ
a,c,e ・・がそれぞれ出力される。
【００１０】
【発明が解決しようとする課題】上記従来のシリアル−
パラレル変換回路では、図６に点線で示すようにシフト
レジスタ３８の入力用のＦＦ回路３９，４０に入力され
るクロック信号XDCLK に対して、出力用のＦＦ回路４
１，４２に入力される分周クロック信号DCLKA のタイミ
ングが分周回路３１におけるＦＦ回路３５の処理時間の
分だけ遅れることになる。
パラレル変換回路では、図６に点線で示すようにシフト
レジスタ３８の入力用のＦＦ回路３９，４０に入力され
るクロック信号XDCLK に対して、出力用のＦＦ回路４
１，４２に入力される分周クロック信号DCLKA のタイミ
ングが分周回路３１におけるＦＦ回路３５の処理時間の
分だけ遅れることになる。
【００１１】この分周クロック信号DCLKA の遅延によ
り、シフトレジスタ３８における出力用のＦＦ回路４
１，４２が所定のデータ信号を出力できない状態とな
り、これが誤動作の原因となる。例えば、データａを出
力すべきＦＦ回路４２が分周クロック信号DCLKA の遅れ
により、データａの次データｂを出力することになり、
データ違いによる誤動作を起こすこととなる。
り、シフトレジスタ３８における出力用のＦＦ回路４
１，４２が所定のデータ信号を出力できない状態とな
り、これが誤動作の原因となる。例えば、データａを出
力すべきＦＦ回路４２が分周クロック信号DCLKA の遅れ
により、データａの次データｂを出力することになり、
データ違いによる誤動作を起こすこととなる。
【００１２】図６におけるOUT1,OUT2 に示す小英字は出
力の期待データであり、括弧付小英字は分周クロック信
号DCLKA の遅れにより、誤って出力される可能性を有す
るデータである。本発明は、上記課題を解決すべく、シ
フトレジスタにおける入力用及び出力用のＦＦ回路に入
力されるクロック信号のタイミングを一致させること
で、誤動作を防止することを目的としている。
力の期待データであり、括弧付小英字は分周クロック信
号DCLKA の遅れにより、誤って出力される可能性を有す
るデータである。本発明は、上記課題を解決すべく、シ
フトレジスタにおける入力用及び出力用のＦＦ回路に入
力されるクロック信号のタイミングを一致させること
で、誤動作を防止することを目的としている。
【００１３】
【課題を解決するための手段】上記課題を解決するため
の本発明は、基本クロック信号CLK とハイレベルに固定
された信号Vcc とを入力信号とする第１のＮＡＮＤ回路
３と、前記基本クロック信号CLK を所定の分周率にて分
周するフリップフロップ回路２と、該フリップフロップ
回路２の出力信号と前記基本クロック信号CLK とを入力
する第２のＮＡＮＤ回路４とを備える分周回路１と、デ
ータ信号DATAを順次入力すると共に前記第１のＮＡＮＤ
回路３から出力されるクロック信号XDCLK により動作す
る入力用フリップフロップ回路６と、前記データ信号DA
TA或いは該入力用フリッフフロップ回路６から出力され
るデータ信号と、前記第２のＮＡＮＤ回路４から出力さ
れる分周クロック信号DCLKA により動作する複数の出力
用フリップフロップ回路７，８とを備えるシフトレジス
タを有することを特徴としている。
の本発明は、基本クロック信号CLK とハイレベルに固定
された信号Vcc とを入力信号とする第１のＮＡＮＤ回路
３と、前記基本クロック信号CLK を所定の分周率にて分
周するフリップフロップ回路２と、該フリップフロップ
回路２の出力信号と前記基本クロック信号CLK とを入力
する第２のＮＡＮＤ回路４とを備える分周回路１と、デ
ータ信号DATAを順次入力すると共に前記第１のＮＡＮＤ
回路３から出力されるクロック信号XDCLK により動作す
る入力用フリップフロップ回路６と、前記データ信号DA
TA或いは該入力用フリッフフロップ回路６から出力され
るデータ信号と、前記第２のＮＡＮＤ回路４から出力さ
れる分周クロック信号DCLKA により動作する複数の出力
用フリップフロップ回路７，８とを備えるシフトレジス
タを有することを特徴としている。
【００１４】上記本発明のシリアル−パラレル変換回路
によれば、第１，第２のＮＡＮＤ回路３，４により、シ
フトレジスタのＦＦ回路を制御するクロック信号XDCLK
と分周クロック信号DCLKA とのタイミングを同期させて
いるため、クロック信号の遅延による誤データの出力を
防止することが可能となる。
によれば、第１，第２のＮＡＮＤ回路３，４により、シ
フトレジスタのＦＦ回路を制御するクロック信号XDCLK
と分周クロック信号DCLKA とのタイミングを同期させて
いるため、クロック信号の遅延による誤データの出力を
防止することが可能となる。
【００１５】
【実施の形態】図１及び図２は、本発明のシリアル−パ
ラレル変換回路の原理を説明するための回路図及びタイ
ミングチャートである。図１に示すように、本発明のシ
リアル−パラレル変換回路は、ＦＦ回路２とＮＡＮＤ回
路３，４とからなる分周回路１と、ＦＦ回路６，７，８
からなるシフトレジスタ５とで構成する。
ラレル変換回路の原理を説明するための回路図及びタイ
ミングチャートである。図１に示すように、本発明のシ
リアル−パラレル変換回路は、ＦＦ回路２とＮＡＮＤ回
路３，４とからなる分周回路１と、ＦＦ回路６，７，８
からなるシフトレジスタ５とで構成する。
【００１６】一方の入力信号が常に“Ｈ”（ハイ）レベ
ルであるＮＡＮＤ回路３の出力信号XDCLK は、他方の入
力信号、即ち基本クロック信号CLK により決定されてお
り、図２に示すように基本クロック信号CLK の反転信号
となる。また、ＦＦ回路２では、基本クロック信号CLK
に対して例えば１／２の分周率となる分周信号FF(2) を
作成する。
ルであるＮＡＮＤ回路３の出力信号XDCLK は、他方の入
力信号、即ち基本クロック信号CLK により決定されてお
り、図２に示すように基本クロック信号CLK の反転信号
となる。また、ＦＦ回路２では、基本クロック信号CLK
に対して例えば１／２の分周率となる分周信号FF(2) を
作成する。
【００１７】そして、この分周信号FF(2) と基本クロッ
クCLK とを入力するＮＡＮＤ回路４は、分周信号FF(2)
が“Ｈ”レベル、基本クロック信号CLK が“Ｌ”（ロ
ー）レベルの時に“Ｈ”レベルとなる分周クロック信号
DCLKA を出力する。従って、クロック信号XDCLK と分周
クロック信号DCLKA とのタイミングは、必ず一致するこ
とになり、シフトレジスタ５における入力用のＦＦ回路
６と、出力用のＦＦ回路７，８に入力されるクロック信
号の不同期による誤動作を防止することができる。
クCLK とを入力するＮＡＮＤ回路４は、分周信号FF(2)
が“Ｈ”レベル、基本クロック信号CLK が“Ｌ”（ロ
ー）レベルの時に“Ｈ”レベルとなる分周クロック信号
DCLKA を出力する。従って、クロック信号XDCLK と分周
クロック信号DCLKA とのタイミングは、必ず一致するこ
とになり、シフトレジスタ５における入力用のＦＦ回路
６と、出力用のＦＦ回路７，８に入力されるクロック信
号の不同期による誤動作を防止することができる。
【００１８】即ち、図２に示すように、ＦＦ回路６に入
力されるデータ信号DATA（ａ，ｂ，ｃ・・・）に対し
て、一対のＦＦ回路７，８が、クロック信号XDCLK に同
期する分周クロック信号DCLKA によって、それぞれ正し
いデータを交互に出力する。以下、本発明の実施例を図
面を参照しながら詳細に説明する。図３は、本発明のシ
リアル−パラレル変換回路の一実施例を示す回路図であ
り、図４は本実施例のシリアル−パラレル変換回路にお
ける動作説明を行うためのタイミングチャートである。
力されるデータ信号DATA（ａ，ｂ，ｃ・・・）に対し
て、一対のＦＦ回路７，８が、クロック信号XDCLK に同
期する分周クロック信号DCLKA によって、それぞれ正し
いデータを交互に出力する。以下、本発明の実施例を図
面を参照しながら詳細に説明する。図３は、本発明のシ
リアル−パラレル変換回路の一実施例を示す回路図であ
り、図４は本実施例のシリアル−パラレル変換回路にお
ける動作説明を行うためのタイミングチャートである。
【００１９】本実施例のシリアル−パラレル変換回路
は、図３に示すように基本クロック信号CLK から所定の
クロック信号XDCLK, DCLKAを作成する分周回路１１と、
複数のフリップフロップ回路（以下ＦＦ回路）から構成
され、分周回路１１で作成されるクロック信号をもとに
色データをシフトしながら所定のパラレルデータ信号OU
T1,OUT2 を出力するシフトレジスタ１９とから構成され
ている。
は、図３に示すように基本クロック信号CLK から所定の
クロック信号XDCLK, DCLKAを作成する分周回路１１と、
複数のフリップフロップ回路（以下ＦＦ回路）から構成
され、分周回路１１で作成されるクロック信号をもとに
色データをシフトしながら所定のパラレルデータ信号OU
T1,OUT2 を出力するシフトレジスタ１９とから構成され
ている。
【００２０】分周回路１１は、バッファ用のインバータ
１２にて基本クロック信号CLK を反転させた信号と電源
電圧Ｖccとを入力信号とするＮＡＮＤ回路１３と、基本
クロック信号CLK を２段のインバータ１２，１５を介し
て入力して１／２に分周するＦＦ回路１６と、ＦＦ回路
１６より出力される分周信号と基本クロック信号CLKと
を入力信号とするＮＡＮＤ回路１７と、論理を合わせる
ためのインバータ１４，１８とを備えている。
１２にて基本クロック信号CLK を反転させた信号と電源
電圧Ｖccとを入力信号とするＮＡＮＤ回路１３と、基本
クロック信号CLK を２段のインバータ１２，１５を介し
て入力して１／２に分周するＦＦ回路１６と、ＦＦ回路
１６より出力される分周信号と基本クロック信号CLKと
を入力信号とするＮＡＮＤ回路１７と、論理を合わせる
ためのインバータ１４，１８とを備えている。
【００２１】図１の原理図では示さなかったが、実際の
回路構成を行う場合には、論理調整や同期をとるために
バッファ用のインバータ等を複数備えることが必要とな
る。ＦＦ回路１６は、クロック用端子CKにクロック信号
が、データ用端子D には出力端子XQからの信号が入力さ
れている。また、電源電圧Ｖccが端子PRに、セット用の
信号LPが端子CLR に入力され、所定の分周信号を出力端
子Q から出力する構成としている。セット信号LPは、
“Ｈ”レベルでＦＦ回路をセット状態とし、“Ｌ”レベ
ルでリセット、即ち記憶データを消去するものである。
回路構成を行う場合には、論理調整や同期をとるために
バッファ用のインバータ等を複数備えることが必要とな
る。ＦＦ回路１６は、クロック用端子CKにクロック信号
が、データ用端子D には出力端子XQからの信号が入力さ
れている。また、電源電圧Ｖccが端子PRに、セット用の
信号LPが端子CLR に入力され、所定の分周信号を出力端
子Q から出力する構成としている。セット信号LPは、
“Ｈ”レベルでＦＦ回路をセット状態とし、“Ｌ”レベ
ルでリセット、即ち記憶データを消去するものである。
【００２２】一方、シフトレジスタ１９は、入力用のＦ
Ｆ回路２０，２１と、並列に設置される出力用のＦＦ回
路２２，２３とを備えている。ここで、初段のＦＦ回路
２０は、ＦＦ回路２１及びＦＦ回路２３に入力される信
号のタイミングを調整するものであり、一対の出力用Ｆ
Ｆ回路２２，２３から出力されるパラレルデータのタイ
ミングを最適にするためのものである。
Ｆ回路２０，２１と、並列に設置される出力用のＦＦ回
路２２，２３とを備えている。ここで、初段のＦＦ回路
２０は、ＦＦ回路２１及びＦＦ回路２３に入力される信
号のタイミングを調整するものであり、一対の出力用Ｆ
Ｆ回路２２，２３から出力されるパラレルデータのタイ
ミングを最適にするためのものである。
【００２３】まず、入力用のＦＦ回路２０は、データ用
端子D に例えば赤色の中の１ビット分のデータ信号DATA
をシリアルに入力する。そして、クロック用端子CKには
分周回路１１で作成したクロック信号XDCLK を入力して
おり、出力端子Q より入力したデータ信号DATAを次段の
ＦＦ回路２１，２３にシフトするべく出力する構成とし
ている。
端子D に例えば赤色の中の１ビット分のデータ信号DATA
をシリアルに入力する。そして、クロック用端子CKには
分周回路１１で作成したクロック信号XDCLK を入力して
おり、出力端子Q より入力したデータ信号DATAを次段の
ＦＦ回路２１，２３にシフトするべく出力する構成とし
ている。
【００２４】また、ＦＦ回路２１は、データ用端子D に
前段のＦＦ回路２０からのデータ信号を入力し、クロッ
ク用端子CKにはＦＦ回路２０と同様分周回路１１で作成
したクロック信号XDCLK を入力しており、出力端子Q よ
りデータ信号DATAを次段のＦＦ回路２２にシフトするべ
く出力する構成としている。更に、出力用のＦＦ回路２
２，２３は、データ用端子D に前段のＦＦ回路２１から
のデータ信号、ＦＦ回路２０からのデータ信号を入力
し、クロック用端子CKには分周回路１１で作成したクロ
ック信号DCLKA をそれぞれ入力しており、出力端子Q よ
り所望のデータ信号OUT1,OUT2 をパラレルに出力する構
成としている。
前段のＦＦ回路２０からのデータ信号を入力し、クロッ
ク用端子CKにはＦＦ回路２０と同様分周回路１１で作成
したクロック信号XDCLK を入力しており、出力端子Q よ
りデータ信号DATAを次段のＦＦ回路２２にシフトするべ
く出力する構成としている。更に、出力用のＦＦ回路２
２，２３は、データ用端子D に前段のＦＦ回路２１から
のデータ信号、ＦＦ回路２０からのデータ信号を入力
し、クロック用端子CKには分周回路１１で作成したクロ
ック信号DCLKA をそれぞれ入力しており、出力端子Q よ
り所望のデータ信号OUT1,OUT2 をパラレルに出力する構
成としている。
【００２５】尚、シフトレジスタ１９を構成するＦＦ回
路２０〜２３には、電源電圧Ｖccが端子PRに、セット用
の信号LPが端子CLR に入力されている。上述したよう
に、本実施例の回路は、１色の色データの中の更に１ビ
ット分のみのデータ送出を行うものであり、実際のカラ
ー表示を行うには、同様の回路が多数必要となる。
路２０〜２３には、電源電圧Ｖccが端子PRに、セット用
の信号LPが端子CLR に入力されている。上述したよう
に、本実施例の回路は、１色の色データの中の更に１ビ
ット分のみのデータ送出を行うものであり、実際のカラ
ー表示を行うには、同様の回路が多数必要となる。
【００２６】このようなシリアル−パラレル変換回路の
動作について、図４のタイミングチャートを参照しなが
ら説明する。まず全てのＦＦ回路にセット用信号LPの
“Ｈ”レベルを入力してセット状態にすると共に、基本
クロック信号CLK を分周回路１１に入力する。基本クロ
ック信号CLK はインバータ１２で反転されてＮＡＮＤ回
路１３の一方の入力端子に入力される。ＮＡＮＤ回路１
３は他方の入力端子が電源電圧Ｖccに接続され“Ｈ”レ
ベルにクリップされていることから、その出力信号はク
ロック信号CLK により決定される。
動作について、図４のタイミングチャートを参照しなが
ら説明する。まず全てのＦＦ回路にセット用信号LPの
“Ｈ”レベルを入力してセット状態にすると共に、基本
クロック信号CLK を分周回路１１に入力する。基本クロ
ック信号CLK はインバータ１２で反転されてＮＡＮＤ回
路１３の一方の入力端子に入力される。ＮＡＮＤ回路１
３は他方の入力端子が電源電圧Ｖccに接続され“Ｈ”レ
ベルにクリップされていることから、その出力信号はク
ロック信号CLK により決定される。
【００２７】即ち、ＮＡＮＤ回路１３からは、基本クロ
ック信号CLK と同様の信号が出力され、これがインバー
タ１４により反転されて、図４に示すようなクロック信
号XDCLK となる。ＦＦ回路１６には、基本クロック信号
CLK が２段のインバータ１２，１５を介して入力されて
おり、１／２に分周された分周信号FF(16)が出力され
る。
ック信号CLK と同様の信号が出力され、これがインバー
タ１４により反転されて、図４に示すようなクロック信
号XDCLK となる。ＦＦ回路１６には、基本クロック信号
CLK が２段のインバータ１２，１５を介して入力されて
おり、１／２に分周された分周信号FF(16)が出力され
る。
【００２８】また、ＮＡＮＤ回路１７には、ＦＦ回路１
６の出力信号FF(16)と基本クロック信号CLK の反転信号
が入力されており、両信号が“Ｈ”レベルの場合に、
“Ｌ”レベルとなるため、インバータ１８を通過する信
号DCLKA は，図４の如くＦＦ回路１６の出力信号FF(16)
が“Ｈ”レベルでクロック信号CLK が“Ｌ”レベルの場
合に“Ｈ”レベルとなる。
６の出力信号FF(16)と基本クロック信号CLK の反転信号
が入力されており、両信号が“Ｈ”レベルの場合に、
“Ｌ”レベルとなるため、インバータ１８を通過する信
号DCLKA は，図４の如くＦＦ回路１６の出力信号FF(16)
が“Ｈ”レベルでクロック信号CLK が“Ｌ”レベルの場
合に“Ｈ”レベルとなる。
【００２９】以上のように分周クロック信号DCLKA が出
力されるため、クロック信号XDCLKに対して分周クロッ
ク信号DCLKA が遅延することはない。一方、シフトレジ
スタ１９にはそのＦＦ回路２０に、例えば赤色のデータ
DATAがａ，ｂ．ｃ・・・で示すようにシリアルに入力さ
れており、これがクロック信号XDCLK によってシフトす
る形でＦＦ回路２０及びＦＦ回路２１より、順次出力信
号FF(20),FF(21) として出力される。
力されるため、クロック信号XDCLKに対して分周クロッ
ク信号DCLKA が遅延することはない。一方、シフトレジ
スタ１９にはそのＦＦ回路２０に、例えば赤色のデータ
DATAがａ，ｂ．ｃ・・・で示すようにシリアルに入力さ
れており、これがクロック信号XDCLK によってシフトす
る形でＦＦ回路２０及びＦＦ回路２１より、順次出力信
号FF(20),FF(21) として出力される。
【００３０】これら出力信号FF(20),FF(21) を入力する
出力用のＦＦ回路２２，２３には、分周クロック信号DC
LKA が入力されており、このクロック信号によって、パ
ラレルの出力信号OUT1,OUT2 が出力される。ここで、下
段のＦＦ回路２３には入力部のＦＦ回路２０から直接デ
ータ信号が入力されており、上段のＦＦ回路２２にはＦ
Ｆ回路２０からＦＦ回路２１を介してデータ信号が入力
されている。
出力用のＦＦ回路２２，２３には、分周クロック信号DC
LKA が入力されており、このクロック信号によって、パ
ラレルの出力信号OUT1,OUT2 が出力される。ここで、下
段のＦＦ回路２３には入力部のＦＦ回路２０から直接デ
ータ信号が入力されており、上段のＦＦ回路２２にはＦ
Ｆ回路２０からＦＦ回路２１を介してデータ信号が入力
されている。
【００３１】従って、下段のＦＦ回路２３が早いタイミ
ングでデータを取り込むため、クロック信号DCLKA を入
力した時に入力用のＦＦ回路２０に先に入力されたデー
タを出力することになる。即ち、図４に示すように、下
段のＦＦ回路２３がデータa,c,e ・・・を、上段のＦＦ
回路２２がデータb.d.f ・・・を出力する。
ングでデータを取り込むため、クロック信号DCLKA を入
力した時に入力用のＦＦ回路２０に先に入力されたデー
タを出力することになる。即ち、図４に示すように、下
段のＦＦ回路２３がデータa,c,e ・・・を、上段のＦＦ
回路２２がデータb.d.f ・・・を出力する。
【００３２】本実施例では、上述したように分周クロッ
ク信号DCLKA がクロック信号XDCLKと同期された状態で
出力されるため、所望のデータを正確に出力することが
可能となり、誤動作を防止することができる。ところで
本実施例では、出力用ＦＦ回路を２個設け、２つのデー
タ信号OUT1,OUT2をパラレルに出力している。しかしな
がら出力用ＦＦ回路を３個以上設けることで、同時に多
数のデータ信号を出力することも可能である。
ク信号DCLKA がクロック信号XDCLKと同期された状態で
出力されるため、所望のデータを正確に出力することが
可能となり、誤動作を防止することができる。ところで
本実施例では、出力用ＦＦ回路を２個設け、２つのデー
タ信号OUT1,OUT2をパラレルに出力している。しかしな
がら出力用ＦＦ回路を３個以上設けることで、同時に多
数のデータ信号を出力することも可能である。
【００３３】例えば３つのデータ信号OUT1,OUT2,OUT3を
得ようとする際には、ＦＦ回路２０の前段に更に別のＦ
Ｆ回路を追加すると共に、データ信号OUT3を出力するた
めの出力用ＦＦ回路を設ければよい。端子PR,CK,CLR の
各接続は他の出力用ＦＦ回路と共通であり、データ用端
子D にはＦＦ回路２０の前段に追加した前記別のＦＦ回
路の出力を供給すればよい。OUT4以上のデータ信号を得
ようとする場合も同様である。
得ようとする際には、ＦＦ回路２０の前段に更に別のＦ
Ｆ回路を追加すると共に、データ信号OUT3を出力するた
めの出力用ＦＦ回路を設ければよい。端子PR,CK,CLR の
各接続は他の出力用ＦＦ回路と共通であり、データ用端
子D にはＦＦ回路２０の前段に追加した前記別のＦＦ回
路の出力を供給すればよい。OUT4以上のデータ信号を得
ようとする場合も同様である。
【００３４】
【発明の効果】本発明のシリアル−パラレル変換回路に
よれば、シフトレジスタおける入力用のＦＦ回路と、出
力用のＦＦ回路にそれぞれ入力される別のクロック信号
の同期を確実をとることが可能であるため、誤ったデー
タ出力を行うことがなく、誤動作を防止することができ
る。
よれば、シフトレジスタおける入力用のＦＦ回路と、出
力用のＦＦ回路にそれぞれ入力される別のクロック信号
の同期を確実をとることが可能であるため、誤ったデー
タ出力を行うことがなく、誤動作を防止することができ
る。
【図１】本発明のシリアル−パラレル変換回路の原理図
である。
である。
【図２】本発明の原理図における動作説明を行うタイミ
ングチャートである。
ングチャートである。
【図３】本発明におけるシリアル−パラレル変換回路の
実施例を説明するための回路図である。
実施例を説明するための回路図である。
【図４】本発明の実施例の動作説明を行うためのタイミ
ングチャートである。
ングチャートである。
【図５】従来のシリアル−パラレル変換回路を説明する
ための回路図である。
ための回路図である。
【図６】従来のシリアル−パラレル変換回路の動作説明
を行うためのタイミングチャートである。
を行うためのタイミングチャートである。
Claims (4)
- 【請求項１】 基本クロック信号とハイレベルに固定さ
れた信号とを入力信号とする第１のＮＡＮＤ回路と、前
記基本クロック信号を所定の分周率にて分周するフリッ
プフロップ回路と、該フリップフロップ回路の出力信号
と前記基本クロック信号とを入力する第２のＮＡＮＤ回
路とを備える分周回路と、 データ信号を順次入力すると共に前記第１のＮＡＮＤ回
路から出力されるクロック信号により動作する入力用フ
リップフロップ回路と、前記データ信号或いは該入力用
フリッフフロップ回路から出力されるデータ信号と、前
記第２のＮＡＮＤ回路から出力される分周クロック信号
により動作する複数の出力用フリップフロップ回路とを
備えるシフトレジスタを有することを特徴とするシリア
ル−パラレル変換回路。 - 【請求項２】 前記第１のＮＡＮＤ回路及び第２のＮＡ
ＮＤ回路に入力される基本クロック信号は、バッファ用
のインバータによって反転されていることを特徴とする
請求項１記載のシリアル−パラレル変換回路 - 【請求項３】 前記シフトレジスタにおける入力用フリ
ップフロップ回路の前段にはタイミング調整用のフリッ
プフロップ回路が備えられ、前段のフリップフロップ回
路から前記一方の出力用フリップフロップ回路へデータ
送出を行い、後段の入力用フリップフロップ回路から他
方の出力用フリップフロップ回路へデータ送出を行うこ
とを特徴とする請求項１〜２記載のシリアル−パラレル
変換回路。 - 【請求項４】 前記入力用フリップフロップ回路に入力
されるデータ信号は、カラー表示装置における色データ
であることを特徴とする請求項１〜３記載のシリアル−
パラレル変換回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP28358096A JPH10124014A (ja) | 1996-10-25 | 1996-10-25 | シリアル−パラレル変換回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP28358096A JPH10124014A (ja) | 1996-10-25 | 1996-10-25 | シリアル−パラレル変換回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH10124014A true JPH10124014A (ja) | 1998-05-15 |
Family
ID=17667367
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP28358096A Withdrawn JPH10124014A (ja) | 1996-10-25 | 1996-10-25 | シリアル−パラレル変換回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH10124014A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100750522B1 (ko) | 1999-01-28 | 2007-08-21 | 가부시키가이샤 한도오따이 에네루기 켄큐쇼 | 직병렬 변환 회로 및 이를 이용한 반도체 표시 장치 |
-
1996
- 1996-10-25 JP JP28358096A patent/JPH10124014A/ja not_active Withdrawn
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100750522B1 (ko) | 1999-01-28 | 2007-08-21 | 가부시키가이샤 한도오따이 에네루기 켄큐쇼 | 직병렬 변환 회로 및 이를 이용한 반도체 표시 장치 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20040106 |