JP3846871B2

JP3846871B2 - パラレル・シリアル変換回路、シリアルデータ生成回路、同期信号生成回路、クロック信号生成回路、シリアルデータ送信装置、シリアルデータ受信装置およびシリアルデータ伝送システム

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Publication number: JP3846871B2
Application number: JP2002183704A
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Inventors: 真司服部
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Priority date: 2002-06-24
Filing date: 2002-06-24
Publication date: 2006-11-15
Anticipated expiration: 2022-06-24
Also published as: US20040004564A1; JP2004032217A; US6791483B2

Description

【０００１】
【発明の属する技術分野】
本発明は、例えばＣＭＯＳ論理回路によって構成することができ、マイクロプロセッサ、ディジタル信号処理プロセッサなどの集積回路のシリアルデータ伝送出力回路等として利用されるパラレル・シリアル変換回路、シリアルデータ生成回路、同期信号生成回路、クロック信号生成回路、シリアルデータ送信装置、シリアルデータ受信装置およびシリアルデータ伝送システムに関する。
【０００２】
【従来の技術】
従来から、集積回路のシリアルデータ伝送出力回路として、複数ビットからなる入力データとシフトクロック信号とをシフトレジスタに入力して、データをシフトさせながら１ビット毎に出力するパラレル・シリアル変換回路が用いられている。
【０００３】
このようなパラレル・シリアル変換回路においては、シリアルデータを構成する各ビットの区切りを伝送するために、シリアルデータの伝送経路と共に、シフトクロック信号の伝送経路を設ける必要がある。または、特開平１０−３２２４０４号公報に開示されているように、データ信号の伝送経路と共に、シリアルデータのビットの区切りを示すための区切り信号の伝送経路を設ける必要がある。
【０００４】
図７は、特開平１０−３２２４０４号公報に開示されているシリアルデータ伝送方法を説明するための信号波形図である。
【０００５】
このシリアルデータ伝送方法では、データ信号２００の伝送経路と共に、シリアルデータのビットの区切りを示すための区切り信号２０１の伝送経路を設けている。伝送側では、データ信号２００を、伝送すべきデジタルデータの各ビットの論理値（０または１）に対応するレベルで連続的に伝送すると共に、データ信号２００の連続するビットが同値である場合に、予め定める区切り信号２０１を伝送するようになっている。
【０００６】
【発明が解決しようとする課題】
従来のパラレル・シリアル変換回路では、シリアルデータを生成するためにシフトクロック信号を入力する必要があるため、クロック発振回路、クロック分周回路などを別途設ける必要があり、回路規模が大きくなるという問題がある。
【０００７】
また、パラレル・シリアル変換動作が不要なときにも、クロック発振回路、クロック分周回路等からクロック信号が供給されるため、消費電力が増大するという問題がある。消費電力を低減させるためには、パラレル・シリアル変換動作が不要なときに、クロック信号が停止されるように制御する制御回路を設けることも考えられるが、その場合には、クロック信号を停止制御する制御回路が別途設ける必要があり、回路規模が大きくなるという問題が生じる。
【０００８】
さらに、シリアルデータのビットの区切りを伝送するために、シフトクロック信号の伝送経路または区切り信号の伝送経路を設ける必要があり、このような伝送経路が無い場合には、データ受信部にてデータを復元することができない。
【０００９】
本発明は、このような従来技術の課題を解決するためになされたものであり、クロック発振回路、クロック分周回路等を設けることなくシフトクロック信号を生成することができ、パラレル・シリアル変換動作が不要なときに消費電力を低減させることができ、さらに、シフトクロック信号または区切り信号の伝送経路を設けることなくシリアルデータを伝送してデータ受信部にてデータを復元することができるパラレル・シリアル変換回路、シリアルデータ生成回路、同期信号生成回路、クロック信号生成回路、シリアルデータ送信装置、シリアルデータ受信装置およびシリアルデータ伝送システムを提供することを目的とする。
【００１０】
【課題を解決するための手段】
本発明のパラレル・シリアル変換回路は、複数ビットからなる正並列データが書き込まれ、シフトクロック信号に応じて該正並列データを１ビットずつシフトさせながら正直列データを出力する第１シフトレジスタと、該正並列データの各ビットを反転させた負並列データが書き込まれ、シフトクロック信号に応じて該負並列データを１ビットずつシフトさせながら負直列データを出力する第２シフトレジスタと、該正直列データが入力され、該正直列データの各ビットに応じた第１パルス信号を出力する第１パルス発生回路と、該負直列データが入力され、該負直列データの各ビットに応じた第２パルス信号を出力する第２パルス発生回路と、該第１パルス信号と該第２パルス信号とが入力され、該第１パルス信号と該第２パルス信号とを合成して合成信号を出力する合成回路とを備え、該第１シフトレジスタおよび該第２シフトレジスタは、該シフトクロック信号として該合成信号が入力され、そのことにより上記目的が達成される。
【００１１】
前記第１パルス発生回路および前記第2パルス発生回路のそれぞれは、データ終了時に、前記第１パルス信号および前記第２パルス信号としてそれぞれ’１’を出力する。
【００１２】
前記第１パルス発生回路および前記第２パルス発生回路は、パルス幅Ｔの期間を設定する遅延回路を備えている。
【００１３】
本発明のシリアルデータ生成回路は、本発明のパラレル・シリアル変換回路から第１パルス信号および第２パルス信号が入力され、該第１パルス信号および該第２パルス信号の組み合せが、
（０、０）のときにビットの区切り、
（０、１）のときに論理値０のビット、
（１、０）のときに論理値１のビット
としてシリアルデータを生成し、そのことにより上記目的が達成される。
【００１４】
本発明の同期信号生成回路は、本発明のパラレル・シリアル変換回路から第１パルス信号および第２パルス信号が入力され、該第１パルス信号および該第２パルス信号の組み合せが、（１、１）のときに同期信号を生成し、そのことにより上記目的が達成される。
【００１５】
本発明のクロック信号生成回路は、本発明のパラレル・シリアル変換回路から第１パルス信号および第２パルス信号が入力され、該第１パルス信号および該第２パルス信号の入力タイミングに応じてクロック信号を生成し、そのことにより上記目的が達成される。
【００１６】
本発明のシリアルデータ送信装置は、本発明のパラレル・シリアル変換回路を備え、そのことにより上記目的が達成される。
【００１７】
本発明のシリアルデータ受信装置は、本発明のシリアルデータ生成回路と、本発明の同期信号生成回路と、本発明のクロック信号生成回路とを備え、そのことにより上記目的が達成される。
【００１８】
本発明のシリアルデータ伝送システムは、本発明のシリアルデータ送信装置と、本発明のシリアルデータ受信装置とを備え、そのことにより上記目的が達成される。
【００１９】
以下に、本発明の作用について説明する。
【００２０】
本発明にあっては、複数ビットからなる正並列データが書き込まれ、シフトクロック信号に応じて正並列データを１ビットずつシフトさせながら正直列データを出力する第１シフトレジスタと、正並列データの各ビットを反転させた負並列データが書き込まれ、シフトクロック信号に応じて負並列データを１ビットずつシフトさせながら負直列データを出力する第２シフトレジスタと、正直列データの各ビットに応じた第１パルス信号を出力する第１パルス発生回路と、負直列データの各ビットに応じた第２パルス信号を出力する第２パルス発生回路と、第１パルス信号と第２パルス信号とを合成して合成信号を出力する合成回路とを備えており、合成信号をシフトクロック信号として用いることができる。外部からシフトクロック信号を供給する必要がないため、クロック発振回路、クロック分周回路等が不要であり、パラレル・シリアル変換動作が不要なときにクロック信号を停止制御する制御回路も不要である。
【００２１】
また、本発明にあっては、第１パルス信号および第２パルス信号の組み合せが、
（０、０）のときにビットの区切り、
（０、１）のときに論理値０のビット、
（１、０）のときに論理値１のビット
としてシリアルデータを生成することができ、従来技術のように伝送ビットの区切りを示すビット区切り信号を伝送するための伝送経路を設ける必要が無い。また、第１パルス信号および第２パルス信号の組み合せが（１、１）のときに同期信号を生成することができ、第１パルス信号および第２パルス信号の入力タイミングに応じてクロック信号を生成することができる。このため、例えばクロック信号によってシリアルデータをシフトレジスタに直列入力し、同期信号のタイミングでパラレルデータを出力させることができる。
【００２２】
【発明の実施の形態】
以下に、本発明の実施の形態について、図面に基づいて説明する。
【００２３】
（実施形態１）
本実施形態では、８ビットのデータを論理回路によってパラレル・シリアル変換するパラレル・シリアル変換回路の実施形態について説明する。
【００２４】
図１は、本実施形態のパラレル・シリアル変換回路１００の構成を示すブロック図である。
【００２５】
このパラレル・シリアル変換回路１００は、複数ビットからなる正並列データが書き込まれる第１シフトレジスタ１と、正並列データの各ビットを反転させた負並列データが書き込まれる第２シフトレジスタ２とが設けられている。第２シフトレジスタに供給される負並列データは、インバータ回路などによって正並列データをビット反転させることによって生成することができる。
【００２６】
第１シフトレジスタ１は、シフトクロック信号に応じて正並列データを１ビットずつシフトさせながら正直列データを出力するようになっており、第１シフトレジスタ１から出力された正直列データは第１パルス発生回路２０に入力される。また、第２シフトレジスタ２は、シフトクロック信号に応じて負並列データを１ビットずつシフトさせながら負直列データを出力するようになっており、第２シフトレジスタ２から出力された負直列データは第２パルス発生回路２１に入力される。
【００２７】
第１パルス発生回路２０は、入力された正直列データの各ビットに応じた第１パルス信号を出力するようになっており、第２パルス発生回路２１は、入力された負直列データの各ビットに応じた第２パルス信号を出力するようになっている。第１パルス発生回路２０および第２パルス発生回路２１のそれぞれから出力された第１パルス信号および第２パルス信号は、いずれも合成回路５に入力される。
【００２８】
合成回路５は、入力された第１パルス信号と第２パルス信号とを合成して合成信号を出力するようになっており、合成回路５から出力された合成信号はシフトクロック信号として第１シフトレジスタ１および第２シフトレジスタ２のそれぞれに入力されるようになっている。このように、第１シフトレジスタ１および第２シフトレジスタ２のシフトクロック信号として、合成回路５から出力された合成信号を用いることにより、クロック発振回路、クロック分周回路等が不要であり、パラレル・シリアル変換動作が不要であるときには、電力が消費されることはない。
【００２９】
図２（ａ）は、本実施形態のパラレル・シリアル変換回路１００のさらに具体的な構成を示す回路図である。
【００３０】
ここでは、８ビット幅の正並列データ１１がライトパルス１０によって第１シフトレジスタ１に並列入力されるようになっており、第１シフトレジスタ１から直列出力される正直列データ１３が第１パルス発生回路２０に入力される。
【００３１】
第１パルス発生回路２０は、論理積回路３、駆動回路１０１およびシュミットトリガ回路１０３によって構成されている。論理積回路３は、一方の入力に正直列データ１３が入力され、他方の入力に’０’が入力されたときには’０’が出力され、’１’が入力されたときには正直列データ１３が出力されるようになっている。駆動回路１０１では、入力信号に応じて所定の出力レベルが生成されると共に、論理積回路３と駆動回路１０１とを合わせて遅延時間Ｔだけ信号が遅延されて正伝送データ（第１パルス信号）１５が出力されるようになっている。シュミットトリガ回路１０３は、中間レベルが入力されても出力論理が変化しないように制御するために設けられている。
【００３２】
また、正並列データ１１の各ビットを反転させた８ビット幅の負並列データ１２がライトパルス１０によって第２シフトレジスタ２に並列入力されるようになっており、第２シフトレジスタ２から直列出力される負直列データ１４が第２パルス発生回路２１に入力される。
【００３３】
第２パルス発生回路２１は、論理積回路４、駆動回路１０２およびシュミットトリガ回路１０４によって構成されている。論理積回路４は、一方の入力に負直列データ１４が入力され、他方の入力に’０’が入力されたときには’０’が出力され、他方の入力に’１’が入力されたときには負直列データ１４が出力されるようになっている。駆動回路１０２では、入力信号に応じて所定の出力レベルが生成されると共に、論理積回路４と駆動回路１０２とを合わせて遅延時間Ｔだけ信号が遅延されて負伝送データ（第２パルス信号）１６が出力されるようになっている。シュミットトリガ回路１０４は、中間レベルが入力されても出力論理が変化しないように制御するために設けられている。
【００３４】
第１パルス発生回路２０から出力される正伝送データ１５および第２パルス発生回路２１から出力される負伝送データ１６は、合成回路としての論理和回路５に入力される。論理和回路５では、入力された正伝送データ１５および負伝送データ１６が合成されてシフトクロック信号１７が生成され、第１シフトレジスタ１、第２シフトレジスタ２、第１パルス発生回路２０の論理積回路３および第２パルス発生回路２１の論理積回路４に入力される。
【００３５】
第１パルス発生回路２０では、シフトクロック信号１７の論理反転と正直列データ１３とが論理積され、駆動回路１０１を介してＴ時間の遅延後に第１パルス信号として正伝送データ１５が出力される。同様に、第２パルス発生回路２１では、シフトクロック信号１７の論理反転と負直列データ１４とが論理積され、駆動回路１０１を介してＴ時間の遅延後に負伝送データ１６が出力される。
【００３６】
以下に、上記第１シフトレジスタ１および第２シフトレジスタ２の具体的な構成例について説明する。
【００３７】
図３（ａ）は、第１シフトレジスタおよび第２シフトレジスタ２の構成を示す回路図である。
【００３８】
このシフトレジスタは、データ入力端子Ｄ、非同期セット入力端子Ｓ、クロック入力端子およびデータ出力端子Ｑを有するフリップフロップＦＦ１〜ＦＦ８が設けられており、並列データＤ１〜Ｄ８が論理積回路３８〜３１によってライトパルスＷＲと論理積されて、それぞれ、フリップフロップＦＦ１〜ＦＦ８の非同期セット入力端子Ｓに入力されるようになっている。ライトパルスＷＲは、フリップフロップＦＦ９の非同期セット入力端子Ｓにも接続されている。
【００３９】
また、フリップフロップＦＦ９のデータ入力Ｄは論理値０に固定されており、データ出力端子ＱはフリップフロップＦＦ８のデータ入力端子Ｄに接続されている。なお、図３（ａ）においては省略されているが、フリップフロップＦＦ８のデータ出力端子ＱはフリップフロップＦＦ７のデータ入力端子Ｄに接続されており、順に全てのフリップフロップＦＦが直列に接続されている。シフトクロック信号ＣＬＫは、フリップフロップＦＦ１〜ＦＦ９の各クロック入力端子に接続されており、シフトクロック信号ＣＬＫに同期して、各フリップフロップＦＦ１〜ＦＦ９のデータが順にシフトされるようになっている。ＦＦ１のデータ出力端子Ｑからの出力は、論理積回路３０によってライトパルスＷＲの論理反転と論理積されて、シリアル出力ＯＵＴが出力される。
【００４０】
図３（ｂ）は、上記フリップフロップＦＦ１〜ＦＦ９のＣＭＯＳ回路による構成例を示す回路図である。
【００４１】
このフリップフロップは、データ入力端子Ｄが、シフトクロック信号ＣＬＫによって制御されるトランスファーゲート４１と接続されている。トランスファーゲート４１の出力側は２つに分岐されており、一方は非同期セット入力Ｓが入力される論理和否定回路４２を介してインバータ回路４３と接続されており、他方がシフトクロック信号ＣＬＫによって制御されるトランスファーゲート４４と接続されている。インバーター回路４３およびトランスファーゲート４４の出力側は、１つにまとめられてシフトクロック信号ＣＬＫによって制御されるトランスファーゲート４５と接続されている。また、トランスファーゲート４５の出力側は２つに分岐されており、一方は非同期セット入力Ｓが入力される論理和否定回路４６を介してインバータ回路４７と接続されており、他方がシフトクロック信号ＣＬＫによって制御されるトランスファーゲート４８と接続されている。インバーター回路４７およびトランスファーゲート４８の出力側は、１つにまとめられてデータ出力端子Ｑと接続されている。
【００４２】
このように構成されたフリップフロップにおいて、非同期セット入力Ｓが論理値’０’のときには、シフトクロック信号ＣＬＫの立ち上がりでデータ入力Ｄが記憶され、データ出力Ｑに保持される。また、非同期セット入力Ｓが論理値’１’のときには、データ出力Ｑは論理値’１’にセットされる。
【００４３】
次に、このように構成された本実施形態のパラレル・シリアル変換回路１００の動作について説明する。
【００４４】
図４は、本実施形態のパラレル・シリアル変換回路１００の動作を説明するための信号波形図である。
【００４５】
ライトパルス１０が’１’のときに、正並列データ１１が第１シフトレジスタ１に書き込まれ、負並列データ１２が第２シフトレジスタ２に書き込まれる。負並列データ１２は、正並列データ１１をビット反転させたデータである。
【００４６】
ライトパルス１０が’１’の期間には、第１シフトレジスタ１および第２シフトレジスタ２から出力される正直列データ１３および負直列データ１４は’０’であり、ライトパルス１０が’０’になると同時に最初のビットデータが第１シフトレジスタ１および第２シフトレジスタからそれぞれ出力される。
【００４７】
ここで、下位ビットから順に出力されるとすると、最初のビットデータは最下位ビットである。例えば、正直列データ１３が’０’、負直列データ１４が’１’のときには、第１パルス発生回路２０では入力される正直列データが’０’であるために正伝送データ１５は変化しないが、第２パルス発生回路２１では入力される負直列データ１４が’１’になってからＴ時間後に負伝送データ１６が’１’となる。また、例えば正直列データ１３が’１’、負直列データ１４が’０’のときには、第２パルス発生回路２１では入力される負直列データが’０’であるため負伝送データ１６は変化しないが、第１パルス発生回路２０では入力される正直列データ１３が’１’になってからＴ時間後に正伝送データ１５が’１’となる。このように正直列データ１３および負直列データ１４の少なくとも一方が’１’になると、論理和回路５から出力されるシフトクロック信号１７は’１’となる。
【００４８】
シフトクロック信号１７は第１シフトレジスタ１および第２シフトレジスタ２に入力される一方、論理和回路３および４の反転入力に入力される。そして、正伝送データ１５および負伝送データ１６の論理和であるシフトクロック信号１７が’１’になってからＴ時間後に正伝送データ１５および負伝送データ１６は共に’０’に復帰し、シフトクロック信号１７も’０’となる。
【００４９】
シフトクロック信号１７が’０’から’１’に変化する瞬間に、第１シフトレジスタ１および第２シフトレジスタ２では、次のビットデータがシフトされて正直列データ１３および負直列データ１４として出力される。正直列データ１３および負直列データ１４はビット反転の関係にあるため、８ビットのビットデータが全てシフトされるまで、正伝送データ１５および負伝送データ１６は、いずれか一方が’１’である。
【００５０】
第１シフトレジスタ１および第２シフトレジスタ２は、それぞれ、９ビット目のビットデータが設けられており、８ビットのビットデータが全てシフトされたときの値は’１’となっている。そのため、８ビットのビットデータが全てシフトされた後、正伝送データ１５および負伝送データ１６は共に’１’となる。この９サイクル目のシフトクロック信号１７によって正直列データ１３および負直列データ１４は共に’０’となり、パルス発生が終了する。
【００５１】
なお、上記図２（ａ）に示すパラレル・シリアル変換回路１００では、正伝送データ１５および負伝送データ１６のそれぞれの遅延時間Ｔは、駆動回路１０１および１０２によって設定されているが、図２（ｂ）に示すように、他の部分の回路遅延などを含めて利用することも可能である。
【００５２】
図２（ｂ）に示すパラレル・シリアル変換回路１００は、論理和回路５の出力部にインバータ直列回路１２０が接続されている。第１パルス発生回路２０は、論理積回路３と駆動回路１０１とインバータ直列回路１２０とによって構成され、第２パルス発生回路２１は論理積回路４と駆動回路１０２とインバータ直列回路１００とによって構成されている。
【００５３】
このパラレル・シリアル変換回路１００では、Ｔ時間の遅延は、インバータ直列回路１２０による遅延時間Ｔ１と、駆動回路１０１による遅延時間Ｔ２（または駆動回路１０２による遅延時間Ｔ２）との和によって設定される。
【００５４】
（実施形態２）
本実施形態では、実施形態１のパラレル・シリアル回路を送信部に用いて、２本の伝送経路によって受信部にシリアルデータを伝送するシリアルデータ伝送システムの実施形態について説明する。
【００５５】
図５は、本実施形態のシリアルデータ伝送システム２００の構成を示す回路図である。
【００５６】
ここでは、送信部５１の説明を簡略化するために第１シフトレジスタ１および第２シフトレジスタ２を省略して示しているが、送信部５１の構成は、図２（ａ）に示すパラレル・シリアル変換回路１００と同様である。
【００５７】
送信部５１において、正伝送データ１５は、出力駆動回路１０１によって論理値’０’に対応するローレベル、もしくは論理値’１’に対応するハイレベルに電圧駆動される。正伝送データ１５は、シュミットトリガ回路１０３の入力に接続されており、ローレベルとハイレベルとの中間レベルであるときには出力論理値が変化しないようになっている。
【００５８】
負伝送データ１６は、出力駆動回路１０２によって論理値’０’に対応するローレベル、もしくは論理値’１’に対応するハイレベルに電圧駆動される。負伝送データ１６は、シュミットトリガ回路１０４の入力に接続されており、ローレベルとハイレベルとの中間レベルであるときには出力論理値が変化しないようになっている。
【００５９】
シュミットトリガ回路１０３および１０４の出力は、それぞれ、論理和回路５の入力に接続されており、論理和回路５の出力は第１シフトレジスタ１および第２シフトレジスタ２にシフトクロック信号１７として入力されるようになっている。
【００６０】
以上のように構成された送信部５１によって、伝送経路の負荷に適したパルス幅および振幅で正伝送データ１５および負伝送データ１６を発生させることができる。
【００６１】
受信部５２には、正伝送データ１５が入力される受信回路１０５および負伝送データ１６が入力される受信回路１０６が設けられている。受信回路１０５および１０６では、それぞれ、受信レベルが論理値’０’であるか、または論理値’１’であるかが判定される。
【００６２】
受信回路１０５の出力は、レジスタ１０９の非同期セット端子Ｓに接続され、受信回路１０６の出力は、レジスタ１０９の非同期リセット端子Ｒに接続されている。レジスタ１０９の出力は、非同期セット端子Ｓから入力される正伝送データ１５が’１’のときに論理値’１’にセットされ、非同期リセット端子Ｒから入力される負伝送データ１６が’１’のときに論理値’０’にリセットされる。レジスタ１０９の出力は、データ１１０となる。
【００６３】
また、受信回路１０５の出力および受信回路１０６の出力は、それぞれ、論理積回路１０７の入力に接続されている。論理積回路１０７の出力は、正伝送データ１５および負伝送データ１６が共に’１’のときに’１’となってパルスが出力され、それ以外は’０’となる。論理積回路１０７の出力は、データの終了を示す同期信号１１１となる。
【００６４】
また、受信回路１０５の出力および受信回路１０６の出力は、それぞれ、論理和回路１０８の入力に接続されている。論理積回路１０７の出力は、正伝送データ１５および負伝送データ１６が共に’０’のときに’０’となり、それ以外は’１’となってパルスが出力される。論理和回路１０８の出力は、ビットの区切りを示すクロック信号１１１となる。
【００６５】
次に、このように構成された本実施形態のシリアルデータ伝送システム２００の動作について説明する。
【００６６】
図６は、本実施形態のパラレル・シリアル変換回路１００の動作を説明するための信号波形図である。
【００６７】
正伝送データ１５のパルス（ハイレベル’１’）によってデータ１１０は論理値’１’にセットされ、負伝送データ１６のパルス（ハイレベル’１’）によってデータ１１０は論理値’０’にリセットされる。また、正伝送データ１５および負伝送データ１６が共に’０’であるときには、ビットの区切りとして論理値は変更されない。
【００６８】
また、正伝送データ１５および負伝送データ１６に同時にパルスが入力されたときに、同期信号１１１にパルスが生じる。
【００６９】
また、正伝送データ１５および負伝送データ１６の少なくとも一方にパルスが入力されたときに、クロック信号１１２にパルスが生じる。
【００７０】
これによって、例えば、データ１１０をクロック信号１１２によってシフトレジスタに直列データとして入力し、同期信号１１１のタイミングでシフトレジスタから並列データとして出力させることができる。
【００７１】
【発明の効果】
以上説明したように、本発明のパラレル・シリアル変換回路によれば、シフトクロック信号を外部から入力することなく、内部で発生させることができるので、クロック発生回路、クロック分周回路等を別途設ける必要がない。また、シリアルデータを生成しないときには、動作を完全に停止させることができるため、消費電力を削減することができる。さらに、正伝送データおよび負伝送データが伝送される２本の信号線によって、データ、ビット区切り信号（クロック信号）および同期信号を伝送することができるため、端子数を２端子にすることができる。
【図面の簡単な説明】
【図１】実施形態１のパラレル・シリアル変換回路の構成を示すブロック図である。
【図２】（ａ）は、実施形態１のパラレル・シリアル変換回路の具体的な構成例を示す回路図であり、（ｂ）は他の構成例を示す回路図である。
【図３】（ａ）は、実施形態１のパラレル・シリアル変換回路におけるシフトレジスタの具体的な構成例を示す回路図であり、（ｂ）は、フリップフロップの具体的な構成例を示す回路図である。
【図４】実施形態１のパラレル・シリアル変換回路の動作を説明するための信号波形図である。
【図５】実施形態２のシリアルデータ伝送システムの構成を示す回路図である。
【図６】実施形態２のシリアルデータ伝送システムの動作を説明するための信号波形図である。
【図７】従来のシリアルデータ伝送方法を説明するための信号波形図である。
【符号の説明】
１第１シフトレジスタ
２第２シフトレジスタ
３、４論理積回路
５合成回路（論理和回路）
１０ライトパルス
１１正並列データ
１２負並列データ
１３正直列データ
１４負直列データ
１５正伝送データ
１６負伝送データ
１７シフトクロック信号
２０第１パルス発生回路
２１第２パルス発生回路
３０〜３８論理積回路
４１、４４、４５、４８トランスファーゲート
４２、４６論理和否定回路
４３、４７インバータ回路
５１送信部
５２受信部
１００パラレル・シリアル変換回路
１０１、１０２駆動回路
１０３、１０４シュミットトリガ回路
１０５、１０６受信回路
１０７論理積回路
１０８論理和回路
１０９レジスタ
１１０データ
１１１同期信号
１１２クロック信号
１２０インバータ直列回路
２００シリアルデータ伝送システム

Claims

複数ビットからなる正並列データが書き込まれ、シフトクロック信号に応じて該正並列データを１ビットずつシフトさせながら正直列データを出力する第１シフトレジスタと、
該正並列データの各ビットを反転させた負並列データが書き込まれ、シフトクロック信号に応じて該負並列データを１ビットずつシフトさせながら負直列データを出力する第２シフトレジスタと、
前記正直列データが入力され、該正直列データの各ビットに応じた第１パルス信号を出力する第１パルス発生回路と、
前記負直列データが入力され、該負直列データの各ビットに応じた第２パルス信号を出力する第２パルス発生回路と、
前記第１パルス信号と前記第２パルス信号とが入力され、該第１パルス信号と該第２パルス信号とを合成して合成信号を出力する合成回路とを備え、
前記第１シフトレジスタおよび前記第２シフトレジスタは、前記シフトクロック信号として前記合成信号が入力されることを特徴とするパラレル・シリアル変換回路。
前記第１パルス発生回路および前記第２パルス発生回路のそれぞれは、データ終了時に、前記第１パルス信号および前記第２パルス信号としてそれぞれ’１’を出力する請求項１に記載のパラレル・シリアル変換回路。
前記第１パルス発生回路および前記第２パルス発生回路は、前記第１パルス信号および前記第２パルス信号をそれぞれ遅延時間Ｔだけ遅延させて出力する請求項１に記載のパラレル・シリアル変換回路。
請求項２に記載のパラレル・シリアル変換回路を備え、前記第１パルス信号および前記第２パルス信号が出力されることを特徴とするシリアルデータ送信装置。
請求項４に記載のシリアルデータ送信装置から出力される前記第１パルス信号および前記第２パルス信号の論理値に基づいてシリアルデータを生成するシリアルデータ生成回路であって、
前記第１パルス信号および前記第２パルス信号の論理値の組み合せが、
（０、０）のときにビットの区切り、
（０、１）のときに論理値０のビット、
（１、０）のときに論理値１のビット
としてシリアルデータを生成することを特徴とするシリアルデータ生成回路。
請求項４に記載のシリアルデータ送信装置から出力される前記第１パルス信号および前記第２パルス信号の論理値に基づいて同期信号を生成する同期信号生成回路であって、
前記第１パルス信号および前記第２パルス信号の論理値の組み合せが、（１、１）のときに同期信号を生成することを特徴とする同期信号生成回路。
請求項４に記載のシリアルデータ送信装置から出力される前記第１パルス信号および前記第２パルス信号に基づいてクロック信号を生成するクロック信号生成回路であって、
前記第１パルス信号および前記第２パルス信号の入力タイミングに応じてクロック信号を生成することを特徴とするクロック信号生成回路。
請求項４に記載のシリアルデータ送信装置から出力される前記第１パルス信号および前記第２パルス信号が入力されるシリアルデータ受信装置であって、
請求項５に記載のシリアルデータ生成回路と、請求項６に記載の同期信号生成回路と、請求項７に記載のクロック信号生成回路とを備えたことを特徴とするシリアルデータ受信装置。
請求項４に記載のシリアルデータ送信装置と、請求項８に記載のシリアルデータ受信装置とを備えたことを特徴とするシリアルデータ伝送システム。