JP4832020B2 - プリエンファシス回路 - Google Patents
プリエンファシス回路 Download PDFInfo
- Publication number
- JP4832020B2 JP4832020B2 JP2005219345A JP2005219345A JP4832020B2 JP 4832020 B2 JP4832020 B2 JP 4832020B2 JP 2005219345 A JP2005219345 A JP 2005219345A JP 2005219345 A JP2005219345 A JP 2005219345A JP 4832020 B2 JP4832020 B2 JP 4832020B2
- Authority
- JP
- Japan
- Prior art keywords
- data
- parallel
- serial
- circuit
- clock
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Active
Links
Images
Classifications
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L25/00—Baseband systems
- H04L25/02—Details ; arrangements for supplying electrical power along data transmission lines
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M9/00—Parallel/series conversion or vice versa
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/0175—Coupling arrangements; Interface arrangements
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Computer Hardware Design (AREA)
- Physics & Mathematics (AREA)
- Computing Systems (AREA)
- General Engineering & Computer Science (AREA)
- Mathematical Physics (AREA)
- Power Engineering (AREA)
- Computer Networks & Wireless Communication (AREA)
- Signal Processing (AREA)
- Dc Digital Transmission (AREA)
- Manipulation Of Pulses (AREA)
Description
61、62 プリドライバ回路
63 ドライバ回路
101 パラレルシリアル変換回路
102 8分周8相クロック生成回路
103 混合回路
104 出力バッファ
105 入力バッファ
106 クロックアンドデータリカバリ回路
107 カウンタ
108 シリアルパラレル変換回路
109 PLL
110 プリエンファシス回路
111 フリップフロップ(遅延回路)
Claims (7)
- パラレルデータからシリアルデータに変換する第1のパラレルシリアル変換回路を備え、前記第1のパラレルシリアル変換回路から出力される第1のシリアルデータと、前記第1のシリアルデータを所定の遅延時間遅延させた第2のシリアルデータとから、前記第1のシリアルデータの論理値の遷移に基づきプリエンファシスした振幅の信号を生成するプリエンファシス回路であって、
前記第1のパラレルシリアル変換回路と前記パラレルデータを共通に入力し、前記パラレルデータをシリアルデータに変換する第2のパラレルシリアル変換回路と、
前記第1及び第2のパラレルシリアル変換回路からそれぞれ出力される前記第1及び第2のシリアルデータを入力して前記第1のシリアルデータの変化点を強調した信号を出力する混合回路と、
前記第1及び第2のパラレルシリアル変換回路に、互いに相の異なるクロック信号よりなる第1の多相クロック信号と、互いに相の異なるクロック信号よりなる第2の多相クロック信号をそれぞれ供給するクロック生成回路と、
を備え、前記第2の多相クロック信号の第1相のクロックは、前記第1の多相クロック信号の第1相のクロックとは、同一周期とされ、且つ、前記所定の遅延時間に対応して位相がずれており、
前記第2のパラレルシリアル変換回路の変換タイミングを、前記第1のパラレルシリアル変換回路の変換タイミングから前記所定の遅延時間遅らせることで、前記第2のパラレルシリアル変換回路から、所定の遅延時間遅延させた前記第2のシリアルデータが生成され、
前記第1、第2のパラレルシリアル変換回路に共通に入力される前記パラレルデータは上半分と下半分からなる偶数ビット幅とされ、前記パラレルデータのうち、前記第1、第2のパラレルシリアル変換回路からシリアルに出力されるビットデータのうち時間的に最後に出力される1ビット、又は、前記パラレルデータの上半分と下半分のビット幅のうち前記1ビットを含む一方の半分のビット幅のパラレルデータは、他方の半分のビット幅のパラレルデータよりも、前記所定の遅延時間に対応して時間的にずれている、ことを特徴とするプリエンファシス回路。 - 前記第2の多相クロック信号の第1相のクロックは、前記第1の多相クロック信号の第1相のクロックと、前記多相クロックの1相分位相が遅れており、
前記パラレルデータのうち前記第1、第2のパラレルシリアル変換回路からそれぞれ時間的に最後に出力されるシリアルビットを含む前記一方の半分のビット幅のパラレルデータは、前記他方の半分のビット幅のパラレルデータよりも、前記多相クロックの周期の半周期分遅れ、前記各半分のビット幅のパラレルデータは、前記多相クロックの1周期分の間前記第1、第2のパラレルシリアル変換回路に入力される、ことを特徴とする請求項1記載のプリエンファシス回路。 - 前記第1及び第2のパラレルシリアル回路の少なくとも1つは、
前記パラレルデータを構成する複数のビットデータについて、対応するビットデータをそれぞれ入力として受け、出力端が共通に接続され、前記第1及び第2の多相クロック信号のうち対応するクロック信号をそれぞれ受け、該クロック信号が第1の値のとき、オンして入力されたビットデータを出力し、該クロック信号が第2の値のときオフする、並置された複数のスイッチを備えている、ことを特徴とする請求項1又は2記載のプリエンファシス回路。 - 前記混合回路は、前記プリエンファシスした振幅の信号を出力している状態において、つづく前記第1のシリアルデータの論理値が変化しないときはデエンファシスした振幅の信号を出力する、ことを特徴とする請求項1記載のプリエンファシス回路。
- 前記混合回路は、前記第1のシリアルデータと、前記第2のシリアルデータのビットデータを反転した信号と、をそれぞれ入力する第1及び第2のバッファを備え、
前記第1及び第2のバッファ出力が共通接続され、
前記第2のバッファは、その出力インピーダンスが前記第1のバッファの出力インピーダンスより高いか、前記第2のバッファはその出力インピーダンスが、エンファシスを制御する制御信号により可変に制御される、ことを特徴とする請求項1記載のプリエンファシス回路。 - 請求項1乃至5のいずれか一に記載のプリエンファシス回路を備えている、ことを特徴とする半導体装置。
- シリアル受信データからロック信号及びデータ信号を抽出するクロックアンドデータリカバリ回路と、
前記クロックアンドデータリカバリ回路で抽出された同期クロック信号に基づき前記クロックアンドデータリカバリ回路からのデータをパラレルデータに変換する回路と、
送信データを伝送線路に出力するプリエンファシス回路として、請求項1乃至5のいずれか一に記載のプリエンファシス回路を備えたことを特徴とするシリアルインタフェース回路。
Priority Applications (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2005219345A JP4832020B2 (ja) | 2005-07-28 | 2005-07-28 | プリエンファシス回路 |
US11/493,602 US7345602B2 (en) | 2005-07-28 | 2006-07-27 | Pre-emphasis circuit |
KR1020060071784A KR100779435B1 (ko) | 2005-07-28 | 2006-07-28 | 프리엠퍼시스 회로 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2005219345A JP4832020B2 (ja) | 2005-07-28 | 2005-07-28 | プリエンファシス回路 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2007036870A JP2007036870A (ja) | 2007-02-08 |
JP4832020B2 true JP4832020B2 (ja) | 2011-12-07 |
Family
ID=37693735
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2005219345A Active JP4832020B2 (ja) | 2005-07-28 | 2005-07-28 | プリエンファシス回路 |
Country Status (3)
Country | Link |
---|---|
US (1) | US7345602B2 (ja) |
JP (1) | JP4832020B2 (ja) |
KR (1) | KR100779435B1 (ja) |
Families Citing this family (27)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US7319705B1 (en) * | 2002-10-22 | 2008-01-15 | Marvell International Ltd. | Programmable pre-emphasis circuit for serial ATA |
ATE517492T1 (de) * | 2005-07-26 | 2011-08-15 | Nxp Bv | Vorverzerrungs- und rückentzerrungsschaltung. |
US7358872B2 (en) * | 2005-09-01 | 2008-04-15 | Micron Technology, Inc. | Method and apparatus for converting parallel data to serial data in high speed applications |
JP5017903B2 (ja) * | 2006-03-30 | 2012-09-05 | 日本電気株式会社 | プリエンファシス調整方式及び方法 |
US7298302B1 (en) * | 2006-05-17 | 2007-11-20 | Texas Instruments Incorporated | System and method for presenting serial drive signals for effecting communication of a plurality of parallel data signals |
KR101275796B1 (ko) * | 2006-07-25 | 2013-06-18 | 삼성전자주식회사 | 전송 라인 드라이버 및 이를 포함하는 직렬 인터페이스데이터 전송 장치 |
US8762608B1 (en) * | 2006-09-14 | 2014-06-24 | Marvell International Ltd. | System on a chip serial communication interface method and apparatus |
KR100825805B1 (ko) | 2007-02-13 | 2008-04-29 | 삼성전자주식회사 | 이미지 센서 소자 및 그 센서 소자의 제조방법 |
JP4398482B2 (ja) * | 2007-04-09 | 2010-01-13 | 株式会社日立製作所 | 出力バッファ回路、信号伝送インタフェース回路および装置 |
KR100936445B1 (ko) * | 2008-01-11 | 2010-01-13 | 한국과학기술원 | 고속 직렬-병렬 변환시스템 및 방법 |
JP2011066621A (ja) * | 2009-09-16 | 2011-03-31 | Toshiba Corp | データ転送装置 |
JP2011108300A (ja) * | 2009-11-13 | 2011-06-02 | Elpida Memory Inc | 半導体装置及びその制御方法並びに半導体装置を備えたデータ処理システム |
JP5495779B2 (ja) * | 2009-12-28 | 2014-05-21 | キヤノン株式会社 | 送信装置および通信システム |
JP5410454B2 (ja) * | 2011-01-06 | 2014-02-05 | アンリツ株式会社 | パルスパターン発生装置及び該装置を用いた誤り率測定システム並びにパルスパターン発生方法 |
US9088276B2 (en) * | 2011-05-31 | 2015-07-21 | Ati Technologies Ulc | Pre-emphasis control circuit for adjusting the magnitude of a signal over a period according to a fraction of a bit-time |
US9071243B2 (en) | 2011-06-30 | 2015-06-30 | Silicon Image, Inc. | Single ended configurable multi-mode driver |
US8760188B2 (en) * | 2011-06-30 | 2014-06-24 | Silicon Image, Inc. | Configurable multi-dimensional driver and receiver |
JP2013219601A (ja) * | 2012-04-10 | 2013-10-24 | Canon Inc | シリアルデータ送信システム |
US9419736B2 (en) * | 2013-03-15 | 2016-08-16 | Gigoptix-Terasquare Korea Co., Ltd. | Low-power CML-less transmitter architecture |
KR102534155B1 (ko) * | 2016-05-03 | 2023-05-19 | 에스케이하이닉스 주식회사 | 직렬화기, 이를 포함하는 반도체 장치 및 시스템 |
US10447512B2 (en) | 2017-08-07 | 2019-10-15 | Micron Technology, Inc. | Channel equalization for multi-level signaling |
US10425260B2 (en) | 2017-08-07 | 2019-09-24 | Micron Technology, Inc. | Multi-level signaling in memory with wide system interface |
US10277435B2 (en) | 2017-08-07 | 2019-04-30 | Micron Technology, Inc. | Method to vertically align multi-level cells |
US10530617B2 (en) * | 2017-08-07 | 2020-01-07 | Micron Technology, Inc. | Programmable channel equalization for multi-level signaling |
KR102292736B1 (ko) * | 2021-02-10 | 2021-08-23 | 한양대학교 산학협력단 | 고차 pam 구동 회로 |
US11914416B2 (en) * | 2021-05-26 | 2024-02-27 | Samsung Electronics Co., Ltd. | Transmitter circuit and method of operating same |
KR20230135929A (ko) | 2022-03-17 | 2023-09-26 | 에스케이하이닉스 주식회사 | 데이터 샘플링 회로 및 데이터 전송 회로 |
Family Cites Families (14)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS59178689A (ja) * | 1983-03-30 | 1984-10-09 | Toshiba Corp | シフトレジスタ |
JPH01103084A (ja) * | 1987-10-16 | 1989-04-20 | Nippon Hoso Kyokai <Nhk> | エンファシス・ディエンファシス回路 |
KR0135829B1 (ko) * | 1993-02-26 | 1998-04-27 | 김광호 | 디지탈 비선형 엠퍼시스 회로 |
FR2773422B1 (fr) | 1998-01-06 | 2000-02-04 | Alsthom Cge Alcatel | Dispositif de controle en amplitude et en phase d'un signal radiofrequence |
US6052073A (en) * | 1998-03-23 | 2000-04-18 | Pmc-Sierra Ltd. | Serial to parallel converter enabled by multiplexed flip-flop counters |
US6292116B1 (en) * | 1999-05-17 | 2001-09-18 | Altera Corporation | Techniques and circuitry for accurately sampling high frequency data signals input to an integrated circuit |
JP3573701B2 (ja) * | 2000-09-14 | 2004-10-06 | Necエレクトロニクス株式会社 | 出力バッファ回路 |
DE10210003B4 (de) * | 2002-03-07 | 2005-09-01 | Phoenix Contact Gmbh & Co. Kg | Schaltungsanordnung zur gezielten Bitlängenmanipulation für eine serielle Datenübertragung |
JP2003309461A (ja) * | 2002-04-15 | 2003-10-31 | Nec Electronics Corp | 出力バッファ回路 |
JP3846871B2 (ja) * | 2002-06-24 | 2006-11-15 | シャープ株式会社 | パラレル・シリアル変換回路、シリアルデータ生成回路、同期信号生成回路、クロック信号生成回路、シリアルデータ送信装置、シリアルデータ受信装置およびシリアルデータ伝送システム |
JP3730607B2 (ja) * | 2002-08-29 | 2006-01-05 | 株式会社東芝 | 差動データドライバー回路 |
JP4340759B2 (ja) * | 2003-09-10 | 2009-10-07 | 独立行政法人産業技術総合研究所 | デジタルデータ伝送装置 |
KR100643605B1 (ko) * | 2004-08-16 | 2006-11-10 | 삼성전자주식회사 | 적응형 프리 엠퍼시스 장치, 데이터 통신용 송신기,데이터 통신용 송수신 장치 및 적응형 프리 엠퍼시스 방법 |
KR100734301B1 (ko) * | 2005-05-12 | 2007-07-02 | 삼성전자주식회사 | 프리 엠파시스 신호 발생기를 구비하는 반도체 메모리 장치 |
-
2005
- 2005-07-28 JP JP2005219345A patent/JP4832020B2/ja active Active
-
2006
- 2006-07-27 US US11/493,602 patent/US7345602B2/en active Active
- 2006-07-28 KR KR1020060071784A patent/KR100779435B1/ko active IP Right Grant
Also Published As
Publication number | Publication date |
---|---|
US7345602B2 (en) | 2008-03-18 |
US20070024476A1 (en) | 2007-02-01 |
KR20070015094A (ko) | 2007-02-01 |
JP2007036870A (ja) | 2007-02-08 |
KR100779435B1 (ko) | 2007-11-26 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP4832020B2 (ja) | プリエンファシス回路 | |
US7864084B2 (en) | Serializer architecture for serial communications | |
EP3248290B1 (en) | Serializing transmitter | |
US7006021B1 (en) | Low power serializer circuit and method | |
US7760115B2 (en) | Low power serdes architecture using serial I/O burst gating | |
JP2009503985A (ja) | 高速ドライバ等化方法及びシステム | |
JP2007036869A (ja) | シリアルパラレル変換、パラレルシリアル変換、fifo一体回路 | |
KR100499157B1 (ko) | 고속 직렬화기 | |
CN112397116A (zh) | 与时钟信号同步的信号生成电路及使用其的半导体装置 | |
CN215300600U (zh) | 从设备 | |
TW201742379A (zh) | 使用正交時脈之高速序列轉換器 | |
JP3696812B2 (ja) | 入出力インタフェースおよび半導体集積回路 | |
JP4335730B2 (ja) | デマルチプレクサ装置 | |
KR100783691B1 (ko) | 프리엠퍼시스를 가지는 직렬 전송 장치 | |
US20220078003A1 (en) | Clock generator circuit and integrated circuit including the same | |
US8912933B1 (en) | Serializer with multiple stages | |
JP2012114566A (ja) | 信号多重化回路 | |
US10848352B1 (en) | Time based feed forward equalization (TFFE) for high-speed DDR transmitter | |
KR101405241B1 (ko) | 데이터 통신용 송신기 | |
KR100933667B1 (ko) | 버스 반전 기술을 적용한 반도체 메모리 장치 | |
JP5364518B2 (ja) | 信号処理回路 | |
JP4872228B2 (ja) | 出力バッファ回路 | |
JP4412788B2 (ja) | パラレル−シリアル変換回路 | |
KR20100078715A (ko) | 반도체 메모리 장치 및 그 구동 방법 | |
JP4477372B2 (ja) | 信号処理回路 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20080411 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20101203 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20101214 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20110214 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20110920 |
|
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20110920 |
|
R150 | Certificate of patent or registration of utility model |
Ref document number: 4832020 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20140930 Year of fee payment: 3 |
|
S531 | Written request for registration of change of domicile |
Free format text: JAPANESE INTERMEDIATE CODE: R313531 |
|
R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |