KR100734301B1 - 프리 엠파시스 신호 발생기를 구비하는 반도체 메모리 장치 - Google Patents

프리 엠파시스 신호 발생기를 구비하는 반도체 메모리 장치 Download PDF

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Abstract

리플렉션(reflection) 발생 등으로 인한 노이즈를 효과적으로 제거할 수 있는 반도체 메모리 장치가 개시된다. 상기 반도체 메모리 장치는, 출력단을 통해 데이터 신호를 출력하기 위한 주 출력 드라이버와, 상기 출력단에 연결되고, 프리 엠파시스(pre-emphasis) 동작을 수행하기 위한 보조 출력 드라이버 및 상기 보조 출력 드라이버를 구동하기 위해 적어도 하나의 프리 엠파시스 신호를 상기 보조 출력 드라이버로 출력하는 프리 엠파시스 신호 발생기를 구비하며, 상기 프리 엠파시스 신호 발생기는, 제1 제어신호의 천이에 응답하여 제1 오토 펄스(auto-pulse)를 발생시키는 제1 오토펄스 발생기와, 상기 제1 오토펄스 발생기로부터 출력된 상기 제1 오토 펄스를 입력받아, 이를 소정의 구간만큼 지연시켜 제1 프리 엠파시스 신호를 출력하는 제1 딜레이 회로 및 상기 제1 딜레이 회로로 딜레이 제어신호를 인가하여 상기 제1 딜레이 회로의 지연량을 제어하는 딜레이 제어부를 구비하는 것을 특징으로 한다.

Description

프리 엠파시스 신호 발생기를 구비하는 반도체 메모리 장치{Semiconductor memory device having pre-emphasis signal generator}
도 1은 일반적인 반도체 메모리 장치의 출력 드라이버를 나타내는 도이다.
도 2는 종래의 프리 엠파시스 기능을 구비한 반도체 메모리 장치의 출력 드라이버를 나타내는 도이다.
도 3은 본 발명의 바람직한 실시예에 따른 반도체 메모리 장치를 나타내는 도이다.
도 4는 본 발명의 반도체 메모리 장치에서 프리 엠파시스 동작 특성을 나타내는 파형도이다.
도 5a,b는 본 발명에 따른 반도체 메모리 장치에서의 어퍼쳐 윈도우(aperture window)를 종래의 반도체 메모리 장치와 비교하여 나타낸 그래프이다.
* 도면의 주요부분에 대한 부호의 설명 *
10: 주 출력 드라이버 20: 보조 출력 드라이버
30: 프리 엠파시스 신호 발생기 31: 제1 오토펄스 발생기
32: 제1 딜레이 회로 33: 제2 오토펄스 발생기
34: 제2 딜레이 회로 35: 딜레이 제어부
40: 출력단 50: 터미네이션(termination) 저항
DON: 리드 데이터 신호 DONB: 반전 리드 데이터 신호
C1: 제1 프리 엠파시스 신호 C2: 제2 프리 엠파시스 신호
MP1: 제1 PMOS 트랜지스터 MN1: 제1 NMOS 트랜지스터
MP2: 제2 PMOS 트랜지스터 MN2: 제2 NMOS 트랜지스터
L: 전송라인
본 발명은 반도체 메모리 장치에 관한 것으로서, 더 상세하게는 리플렉션(reflection) 발생 등으로 인한 노이즈를 효과적으로 제거하여 타이밍 마진(timing margin)을 확보할 수 있는 반도체 메모리 장치에 관한 것이다.
일반적으로 반도체 메모리 장치, 예를 들면 DRAM(Dynamic random access memory) 등의 반도체 메모리 장치는 내부 데이터를 외부로 전달하기 위하여 출력 드라이버를 구비한다.
도 1은 일반적인 메모리 장치의 출력 드라이버를 나타내는 도이다. 도 1에 도시된 바와 같이 일반적인 출력 드라이버는, 인버터(1), NAND 게이트(2), NOR 게이트(3), PMOS 트랜지스터(MP) 및 NMOS 트랜지스터(MN)를 구비한다.
상기 PMOS 트랜지스터(MP)의 일단은 전원전압(VDD)에 연결되며, NMOS 트랜지스터(MN)는 접지전압(VSS)에 연결된다. 또한, 상기 PMOS 트랜지스터(MP)와 NMOS 트랜지스터(MN)의 타단은 서로 연결되며, 상기 PMOS 트랜지스터(MP)와 NMOS 트랜지스 터(MN)간의 연결지점(a)은 출력단(4)과 연결되어진다.
상기 출력 드라이버는 일반적으로 로우(low) 레벨의 인에이블 신호(OEB)에 응답하여 인에이블되어, 입력 데이터(D)가 하이(high) 레벨일 때, 풀업(full-up) 트랜지스터로 이용되는 PMOS 트랜지스터(MP)를 통해, 출력단(4)의 부하 커패시터(미도시)에 소싱(sourcing) 전류를 공급하여 부하 커패시터를 충전시킴으로써 출력단(4)의 전위를 높인다. 또한, 상기 입력 데이터(D)가 로우(low) 레벨일 때, 풀다운(full-down) 트랜지스터로 이용되는 NMOS 트랜지스터(MN)를 통해 출력단(4)의 부하 커패시터에 충전된 싱킹(sinking) 전류를 방전시킴으로써 출력단(4)의 전위를 낮춘다.
반도체 메모리 장치가 고속 동작을 하기 위해서는 메모리 콘트롤러(Memory controller)와 메모리 코어 모듈(Memory core module)간 인터페이스 상황에서 존재하는 노이즈(Noise)를 줄여서 타이밍 마진(Timing margin)을 확보하는 것이 중요하다. 특히 듀얼 랭크(Dual-rank) 이상의 멀티 랭크 DRAM(Multi-rank DRAM)에서는, 부가적으로 발생하는 기생성분으로 인한 노이즈 성분이 증가하여, 싱글 랭크(Single-rank)에 비하여 타이밍 마진(Timing margin)을 확보하는 것이 어려워졌다.
상기 타이밍 마진(Timing margin)을 줄이는 노이즈 소스(source) 중 가장 큰 비중을 차지하는 것은 임피던스 부정합(impedance mismatching)으로 인한 리플렉션(reflection) 현상이며, 상기 리플렉션(reflection)은 ISI(Intersymbol interference)를 유발한다. 이와 같은 노이즈 성분 증가로 인하여 출력된 데이터 신호의 복원이 제대로 이루어지지 않게 된다.
이러한 현상을 방지하기 위한 방법으로써 일반적으로 데이터 출력신호에 대해 프리 엠파시스(pre-emphasis) 동작이 이루어지도록 하는데, 이와 같은 일반적인 프리 엠파시스(pre-emphasis) 기능을 갖는 출력 드라이버는 미국 등록특허 6,759,868호와 일본 공개특허 2002-094365호 등에 개시되어 있다.
상술한 일반적인 프리 엠파시스 동작에 대해 설명하면 다음과 같다.
도 2는 종래의 프리 엠파시스 기능을 구비한 반도체 메모리 장치의 출력 드라이버를 나타내는 도이다. 도 2에 도시된 바와 같이, 종래의 반도체 메모리 장치는 데이터를 출력하는 드라이버로서 제1 PMOS 트랜지스터(MP1) 및 제1 NMOS 트랜지스터(MN1)를 포함하여 이루어지는 주 출력 드라이버를 구비한다. 또한, 상기 주 출력 드라이버로부터 출력되는 데이터 신호에 대해 프리 엠파시스 동작을 수행하기 위하여 보조 출력 드라이버를 더 포함한다. 상기 보조 출력 드라이버는 제2 PMOS 트랜지스터(MP2) 및 제2 NMOS 트랜지스터(MN2)를 포함하여 이루어진다.
한편, 상기 주 출력 드라이버 및 보조 출력 드라이버는, 출력단을 통해 전송라인(L)과 연결되어짐으로써 데이터 신호를 외부로 출력하며, 상기 전송라인(L)의 일단에는 터미네이션(termination) 저항(RT)이 연결되어질 수 있다. 또한, 상기 저항 RT의 일단은 전원전압(VDD)에 전기적으로 연결된다.
도 2에 도시된 신호 파형은, 상기 주 출력 드라이버 및 보조 출력 드라이버를 구동하기 위하여 인가되는 제어신호를 나타내며, 상기 주 출력 드라이버 및 보조 출력 드라이버의 PMOS 트랜지스터(MP1, MP2)는 로우(low) 레벨의 제어신호에 의하여 온 되어지며, NMOS 트랜지스터(MN1, MN2)는 하이(high) 레벨의 제어신호에 의 하여 온 되어진다.
도시된 바와 같이 종래의 프리 엠파시스 동작은, 주 출력 드라이버의 PMOS 트랜지스터(MP1) 또는 NMOS 트랜지스터(MN1)가 온 되는 순간, 상기 보조 출력 드라이버의 PMOS 트랜지스터(MP2) 또는 NMOS 트랜지스터(MN2)를 각각 짧은 구간동안 온 시킴으로써 이루어진다. 상술한 프리 엠파시스 동작이 이루어짐에 따라 데이터 출력신호를 강화시킬 수 있으므로, 리플렉션(reflection) 현상 등으로 인한 신호의 감쇄 및 데이터 복원시 오류의 발생을 방지할 수 있다.
한편, 상술한 프리 엠파시스 동작은 상기 로우(low) 레벨 및 하이(high) 레벨의 데이터 신호에 대해 각각 프리 엠파시스 동작을 수행하는 일예를 나타내는 것이다. 이와 달리 일반적인 반도체 메모리 장치에서 데이터 신호 출력시 구성요소의 차이로 인해 로우(low) 레벨 또는 하이(high) 레벨의 데이터 신호간 스큐(skew)가 발생하게 되므로, 로우(low) 레벨의 데이터 신호가 느리게 되는 문제를 해결하고자 NMOS 트랜지스터쪽으로만 프리 엠파시스 동작이 이루어지도록 할 수도 있다.
그러나, 종래의 경우에는 상기 프리 엠파시스 동작이 주 출력 드라이버가 온 되어지는 시점에서 동시에 이루어지도록 하는 것이며, 실제 데이터 출력시 리플렉션(reflection)이 발생하는 지점에서 이루어지지 않는다. 이러한 경우에는 전송라인측에서 실제로 리플렉션(reflection)이 발생하여 신호의 감쇄가 발생한 지점에서 프리 엠파시스 동작이 이루어지지 않으므로, 감쇄된 신호를 제대로 보상할 수 없게 된다. 이로 인해 리플렉션(reflection)으로 인해 감소한 어퍼쳐 윈도우(aperture window)를 효과적으로 보상할 수 없으므로 타이밍 마진(Timing margin)을 효과적으 로 확보할 수 없는 문제점이 발생한다.
본 발명은 상기와 같은 문제점을 해결하기 위한 것으로서, 리플렉션(reflection) 발생 등으로 인한 노이즈를 효과적으로 제거하여 타이밍 마진(timing margin)을 확보할 수 있는 반도체 메모리 장치를 제공하는 것을 목적으로 한다.
상기와 같은 목적을 달성하기 위하여, 본 발명의 일실시예에 따른 반도체 메모리 장치는, 출력단을 통해 데이터 신호를 출력하기 위한 주 출력 드라이버와, 상기 출력단에 연결되고, 프리 엠파시스(pre-emphasis) 동작을 수행하기 위한 보조 출력 드라이버 및 상기 보조 출력 드라이버를 구동하기 위해 적어도 하나의 프리 엠파시스 신호를 상기 보조 출력 드라이버로 출력하는 프리 엠파시스 신호 발생기를 구비하며, 상기 프리 엠파시스 신호 발생기는, 제1 제어신호의 천이에 응답하여 제1 오토 펄스(auto-pulse)를 발생시키는 제1 오토펄스 발생기와, 상기 제1 오토펄스 발생기로부터 출력된 상기 제1 오토 펄스를 입력받아, 이를 소정의 구간만큼 지연시켜 제1 프리 엠파시스 신호를 출력하는 제1 딜레이 회로 및 상기 제1 딜레이 회로로 딜레이 제어신호를 인가하여 상기 제1 딜레이 회로의 지연량을 제어하는 딜레이 제어부를 구비하는 것을 특징으로 한다.
상기 주 출력 드라이버로 입력되는 리드 데이터 신호와 동일한 신호인 것이 바람직하다.
또한 바람직하게는, 상기 딜레이 제어부는 상기 제1 오토펄스를 지연시킴에 있어서, 상기 데이터 신호가 전송되는 시점으로부터 상기 데이터 신호가 리플렉션에 의해 상기 출력단으로 되돌아오는 데 소요되는 시간에 해당하는 만큼의 지연량을 갖도록 한다.
상기 딜레이 제어부는 모드 레지스터 세트(MRS, Mode register set) 으로 이루어지도록 하는 것이 바람직하다.
또한, 상기 보조 드라이버는, 직렬로 연결된 PMOS 트랜지스터 및 NMOS 트랜지스터를 구비하며, 상기 PMOS 트랜지스터의 일단 및 상기 NMOS 트랜지스터의 일단에는 전원전압 및 접지전압이 각각 인가되고, 상기 PMOS 트랜지스터의 타단 및 상기 NMOS 트랜지스터의 타단은 출력단과 전기적으로 연결되지며, 로우 레벨의 데이터 출력신호에 대해 프리 엠파시스 동작이 이루어지도록, 상기 NMOS 트랜지스터의 게이트 전극으로 상기 제1 프리 엠파시스 신호가 전달되도록 하는 것이 바람직하다.
본 발명의 다른 실시예에 따른 반도체 메모리 장치는, 출력단을 통해 데이터 신호를 출력하기 위한 주 출력 드라이버와, 상기 출력단에 연결되고, 프리 엠파시스(pre-emphasis) 동작을 수행하기 위한 보조 출력 드라이버 및 상기 보조 출력 드라이버를 구동하기 위해 적어도 하나의 프리 엠파시스 신호를 상기 보조 출력 드라이버로 출력하는 프리 엠파시스 신호 발생기를 구비하며, 상기 프리 엠파시스 신호 발생기는, 소정의 제어신호의 천이에 각각 응답하여 오토 펄스(auto-pulse)를 발생시키는 복수의 오토펄스 발생기와, 상기 복수의 오토펄스 발생기로부터 출력된 상기 오토 펄스를 각각 입력받아, 이를 소정의 구간만큼 지연시켜 생성된 프리 엠파 시스 신호를 출력하는 복수의 딜레이 회로 및 상기 복수의 딜레이 회로로 각각 딜레이 제어신호를 인가하여 상기 복수의 딜레이 회로의 지연량을 제어하는 딜레이 제어부를 구비하는 것을 특징으로 한다.
바람직하게는, 상기 프리 엠파시스 신호 발생기는, 제1 제어신호의 천이에 응답하여 제1 오토 펄스를 발생시키는 제1 오토펄스 발생기와, 상기 제1 오토펄스 발생기로부터 출력된 상기 제1 오토펄스를 입력받아, 이를 소정의 구간만큼 지연시켜 제1 프리 엠파시스 신호를 출력하는 제1 딜레이 회로와, 제2 제어신호의 천이에 응답하여 제2 오토 펄스를 발생시키는 제2 오토펄스 발생기 및 상기 제2 오토펄스 발생기로부터 출력된 상기 제2 오토 펄스를 입력받아, 이를 소정의 구간만큼 지연시켜 제2 프리 엠파시스 신호를 출력하는 제2 딜레이 회로를 구비한다.
또한 바람직하게는, 상기 제1 제어신호는, 상기 주 출력 드라이버로 입력되는 리드 데이터 신호와 동일한 신호인 것을 특징으로 하며, 상기 제2 제어신호는, 상기 제1 제어신호를 반전시켜 생성된 신호인 것을 특징으로 한다.
또한, 상기 보조 드라이버는, 직렬로 연결된 PMOS 트랜지스터 및 NMOS 트랜지스터를 구비하며, 상기 PMOS 트랜지스터의 일단 및 상기 NMOS 트랜지스터의 일단에는 전원전압 및 접지전압이 각각 인가되고, 상기 PMOS 트랜지스터의 타단 및 상기 NMOS 트랜지스터의 타단은 상기 출력단과 전기적으로 연결되며, 로우 레벨의 데이터 신호 출력에 대해 프리 엠파시스 동작이 이루어지도록, 상기 NMOS 트랜지스터의 게이트 전극으로 상기 제1 프리 엠파시스 신호가 인가되며, 하이 레벨의 데이터 출력신호에 대해 프리 엠파시스 동작이 이루어지도록 상기 PMOS 트랜지스터의 게이 트 전극으로 상기 제2 프리 엠파시스 신호가 인가되는 것을 특징으로 한다.
본 발명과 본 발명의 동작상의 이점 및 본 발명의 실시에 의하여 달성되는 목적을 충분히 이해하기 위해서는 본 발명의 바람직한 실시 예를 예시하는 첨부 도면 및 도면에 기재된 내용을 참조하여야 한다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시 예를 설명함으로써, 본 발명을 상세히 설명한다. 각 도면에 제시된 동일한 참조부호는 동일한 부재를 나타낸다.
도 3은 본 발명에 따른 반도체 메모리 장치를 나타내는 도이다. 여기에서는 설명의 편의를 위해 상기 반도체 메모리 장치의 출력단에 연결되는 전송라인과, 상기 전송라인에 연결되는 터미네이션 저항이 함께 도시된다.
도 3에 도시된 바와 같이 본 발명에 따른 반도체 메모리 장치는, 데이터를 출력하기 위한 주 출력 드라이버(10) 및 프리 엠파시스(pre-emphasis) 동작을 수행하기 위한 보조 출력 드라이버(20)를 구비한다. 상기 주 출력 드라이버(10)는 일단이 전원전압(VDDQ)에 전기적으로 연결되는 제1 PMOS 트랜지스터(MP1)와, 일단이 접지전압(VSSQ)에 전기적으로 연결되는 제1 NMOS 트랜지스터(MN1)를 구비한다. 또한, 상기 제1 PMOS 트랜지스터(MP1)와 제1 NMOS 트랜지스터(MN1)의 타단은 서로 연결되며, 상기 제1 PMOS 트랜지스터(MP1)와 제1 NMOS 트랜지스터(MN1)간의 연결지점은 출력단(40)과 전기적으로 연결된다. 상기 주 출력 드라이버(10)로부터 출력되는 데이터 신호는 출력단(40)을 통해 전송라인(L)으로 전달된다.
한편, 상기 보조 출력 드라이버(20)는, 일단이 전원전압(VDDQ)에 전기적으로 연결되는 제2 PMOS 트랜지스터(MP2)와, 일단이 접지전압(VSSQ)에 전기적으로 연결되는 제2 NMOS 트랜지스터(MN2)를 구비한다. 또한, 상기 제2 PMOS 트랜지스터(MP2)와 제2 NMOS 트랜지스터(MN2)의 타단은 서로 연결되며, 상기 제2 PMOS 트랜지스터(MP2)와 제2 NMOS 트랜지스터(MN2)간의 연결지점은 출력단(40)과 전기적으로 연결된다. 상기와 같은 구성에 따라 상기 주 출력 드라이버(10)로부터 출력단(40)을 통해 데이터 신호를 출력시, 소정의 시점에서 프리 엠파시스 동작이 수행되도록 하며, 상기 프리 엠파시스 동작에 의하여 데이터 전송라인(L)을 통해 전달되는 상기 데이터 신호의 슬루 레이트(slew rate) 특성을 향상시킬 수 있다.
상기와 같은 프리 엠파시스 동작이 수행되도록 보조 출력 드라이버(20)를 구동할 필요가 있는데, 본 발명의 반도체 메모리 장치는 상기 보조 출력 드라이버(20)를 구동하기 위해 프리 엠파시스 신호를 상기 보조 출력 드라이버(20)로 출력하는 프리 엠파시스 신호 발생기(30)를 더 구비한다.
특히 본 발명에 따른 반도체 메모리 장치에서 상기 보조 출력 드라이버(20)는, 주 출력 드라이버(10)에 의해 출력되어지는 데이터 신호의 전송시 리플렉션(reflection) 발생 등으로 인한 노이즈를 효과적으로 제거하기 위하여, 상기 제1 PMOS 트랜지스터(MP1)가 턴온되는 시점으로부터 소정의 지연시간 후에 프리 엠파시스 동작이 수행되도록 한다. 또한, 상기 제1 NMOS 트랜지스터(MN1)가 턴온되는 시점으로부터 소정의 지연시간 후에 프리 엠파시스 동작이 수행되도록 한다. 바람직하게는, 상기 데이터 신호가 상기 데이터 전송라인(L)을 통해 전송되는 도중 리플렉션이 발생한 시간 t1과, 상기 리플렉션에 의하여 데이터 신호가 다시 출력단(40) 에 도달한 시간 t2의 합에 해당하는 만큼의 지연시간 후에 프리 엠파시스 동작이 수행되도록 한다.
이와 같은 동작이 이루어지도록 상기 프리 엠파시스 신호 발생기(30)는 제1 오토펄스 발생기(31) 및 제1 딜레이 회로(32)를 포함하여 이루어진다. 상기 제1 오토펄스 발생기(31) 및 제1 딜레이 회로(32)의 자세한 동작은 다음과 같다.
상기 주 출력 드라이버(10)의 제1 PMOS 트랜지스터(MP1) 및 제1 NMOS 트랜지스터(MN1)로 각각 리드 데이터 신호(Dp,Dn)가 입력된다. 상기 제1 PMOS 트랜지스터(MP1)로 입력되는 리드 데이터 신호(Dp)와 상기 제1 NMOS 트랜지스터(MN1)로 입력되는 리드 데이터 신호(Dn)는 서로 동일한 신호로 이루어질 수 있다. 또한, 상기 제1 오토펄스 발생기(31)는, 소정의 신호(DON)를 입력받아 오토펄스를 발생시킨다. 상기 도 3에는 그 일예로서, 상기 소정의 신호(DON)는 상기 제1 PMOS 트랜지스터(MP1) 및 제1 NMOS 트랜지스터(MN1)로 입력되는 리드 데이터 신호가 상기 제1 오토펄스 발생기(31)로 입력된다.
상기 제1 오토펄스 발생기(31)는, 상기 리드 데이터 신호(DON)의 상승 에지(edge)에 응답하여, 하이 펄스(high-pulse) 폭을 갖는 제1 오토펄스를 발생시킨다.
상기 제1 오토펄스 발생기(31)로부터 발생되는 제1 오토펄스는, 상기 제2 NMOS 트랜지스터(MN2)의 게이트 전극으로 인가되어, 제2 NMOS 트랜지스터(MN2)를 온 시키도록하는 하이(high) 레벨의 펄스이다. 상기 제1 오토펄스의 소정의 하이 펄스(high-pulse) 폭은 상기 리드 데이터 신호(DON)의 하이 펄스(high-pulse) 폭보다 작게 생성되는 것이 바람직하다.
한편, 상기 제1 오토펄스 발생기(31)로부터 발생되는 제1 오토펄스는 제1 딜레이 회로(32)로 인가되며, 상기 제1 딜레이 회로(32)는 상기 제1 오토펄스를 입력받아 이를 지연시켜 출력한다. 상기 제1 오토펄스를 지연시킴에 있어서, 상기 데이터 신호가 상기 데이터 전송라인(L)을 통해 전송되는 도중 리플렉션이 발생하여 상기 출력단(40)으로 되돌아오는 데 소요되는 시간 t1 + t2에 해당하는 만큼의 지연이 일어나도록 한다.
상기 프리 엠파시스 동작은, 상기 주 출력 드라이버(10)로부터 로우(low) 레벨의 데이터 출력시, 상기 제1 딜레이 회로(32)로부터 출력되는 제1 프리 엠파시스 신호(C1)의 하이(high) 레벨 구간동안 제2 NMOS 트랜지스터(MN2)를 턴온 시킴으로써 이루어진다.
한편, 도시된 바와 같이 본 발명에 따른 반도체 메모리 장치는 출력단(40)에 전송라인(L)이 연결되며, 상기 전송라인(L)의 일단에는 터미네이션(termination) 저항이 연결될 수 있다. 도시된 소정의 저항(RT)이 터미네이션 저항(50)을 나타낸다. 상기 터미네이션 저항(50)의 타단은 소정의 전원전압(VDD)에 전기적으로 연결된다.
일반적으로 데이터 신호를 출력함에 있어서, 주 드라이버(10)에 구비되는 제1 NMOS 트랜지스터(MN1)를 구동하여 로우(low) 데이터 신호를 출력하는 경우에, 전류 패스(current pass)의 형성에 따른 리플렉션이 큰 문제가 된다. 그러나 하이(high) 데이터 신호 출력시에도 프리 엠파시스 동작을 수행함으로써, 상기 하이 데이터 출력시 슬루율(rising slew rate)을 향상시키며, 더 넓은 어퍼쳐 윈도우 (aperture window)를 갖도록 하여 타이밍 마진(timing margin)을 효과적으로 확보할 수 있게 된다.
따라서, 본 발명에 따른 반도체 메모리 장치에 있어서, 상기 프리 엠파시스 신호 발생기(30)는 제2 오토펄스 발생기(33) 및 제2 딜레이 회로(34)를 더 포함하는 것이 바람직하다.
도시된 바와 같이 상기 제2 오토펄스 발생기(33)는, 상기 리드 데이터 신호(DON)를 반전시켜 얻어지는 반전 리드 데이터 신호(DONB)를 입력받아, 상기 반전 리드 데이터 신호(DONB)의 상승 에지(edge)에 응답하여 소정의 로우 펄스(low-pulse) 폭을 갖는 제2 오토펄스를 발생시킨다. 상기 제2 오토펄스 발생기(33)로부터 발생되는 제2 오토펄스는, 상기 제2 PMOS 트랜지스터(MP2)의 게이트 전극으로 인가되어, 로우 레벨 구간 동안 상기 제2 PMOS 트랜지스터(MP2)를 턴 온 시킨다.
한편, 상기 제2 오토펄스 발생기(33)로부터 발생되는 제2 오토펄스는 제2 딜레이 회로(34)로 인가되며, 상기 제2 딜레이 회로(34)는 상기 제2 오토펄스를 입력받아 이를 소정의 구간만큼 지연시켜 출력한다. 상기 제2 오토펄스를 지연시킴에 있어서 상술한 바와 유사하게, 하이 레벨의 데이터 신호가 상기 데이터 전송라인(L)을 통해 전송되는 도중 리플렉션이 발생하여 상기 출력단(40)으로 되돌아오는 데 소요되는 시간에 해당하는 만큼의 지연이 일어나도록 한다.
상기 프리 엠파시스 동작은, 상기 주 출력 드라이버(10)로부터 하이 레벨의 데이터 출력시, 상기 제2 딜레이 회로(34)로부터 출력되는 제2 프리 엠파시스 신호(C2)의 로우(low) 레벨 구간동안 제2 PMOS 트랜지스터(MP2)를 턴온 시킴으로써, 이 루어진다.
상술한 바와 같이, 상기 제1 딜레이 회로(32) 및 제2 딜레이 회로(34)는, 전송라인(L)을 통해 출력되는 데이터의 리플렉션(reflection) 시점을 고려하여 프리 엠파시스 동작이 이루어지도록, 제1, 제2 오토펄스를 각각 지연시켜 출력한다. 이를 위하여 본 발명의 일실시예에 따른 반도체 메모리 장치에 적용되는 프리 엠파시스 신호 발생기(30)는, 상기 제1 딜레이 회로(32) 및 제2 딜레이 회로(34)의 지연량을 제어하는 딜레이 제어부(35)를 더 구비한다. 상기 딜레이 제어부(35)는 상기 제1 딜레이 회로(32)로 제1 딜레이 제어신호(CON1)을 출력하며, 상기 제2 딜레이 회로(34)로 제2 딜레이 제어신호(CON2)을 출력한다.
상기 딜레이 제어부(35)는, 상술한 바와 같은 동작을 수행하는 한 다양한 형태로 구현될 수 있다. 일예로서, 상기 딜레이 제어부(35)는 모드 레지스터 세트(MRS, Mode register set)로 이루어질 수 있다. 반도체 메모리 장치에서 사용되는 상기 MRS는, 메모리 장치의 다양한 동작모드를 제어하기 위한 제어 데이터를 프로그래밍 하여 저장한다. 이 경우 상기 딜레이 제어신호는 MRS로부터 인가되는 제어 데이터가 된다.
또한 다른 예로서, 상기 딜레이 제어부(35)는 퓨즈 옵션(fuse option)으로 이루어질 수 있으며, 상기 퓨즈 옵션에 구비되는 하나 이상의 퓨즈의 절단 여부에 따라 상기 딜레이 회로의 지연량을 제어할 수 있다.
특히, 상기 MRS나 퓨즈 옵션 등으로 구현될 수 있는 상기 딜레이 제어부(35)는, 상술한 바와 같이 상기 딜레이 회로의 지연량을 제어함에 있어서, 전송되는 데 이터가 리플렉션이 발생하여 다시 출력단(40)에 도달한 시간 t1+t2의 지연량을 갖도록 한다. 상기 지연량은, 테스트 모드에서 채널 시뮬레이션(channel simulation)을 통해 데이터 출력 파형을 분석함으로써 측정될 수 있다.
도 4는 본 발명의 반도체 메모리 장치에서 프리 엠파시스 동작 특성을 나타내는 파형도이다. 상기 도 4에는 리드 데이터 신호(DON), 반전 리드 데이터 신호(DONB), 제1 프리 엠파시스 신호(C1) 및 제2 프리 엠파시스 신호(C2)의 파형이 도시되어 있다.
제1 오토펄스 발생기(31)는 리드 데이터 신호(DON)를 입력받아, 상기 리드 데이터 신호(DON)의 상승 에지(edge)에서 소정의 하이 펄스(high-pulse) 폭을 갖는 제1 오토펄스를 발생시킨다.
제1 딜레이 회로(32)는 상기 제1 오토펄스를 입력으로 하여, 딜레이 제어부(35)로부터 출력되는 제1 딜레이 제어신호(CON1)에 따라 상기 제1 오토펄스를 소정의 구간만큼 지연시켜 출력한다. 이에 의해 생성된 제1 프리 엠파시스 신호(C1)는 상기 보조 드라이버(20)의 제2 NMOS 트랜지스터(MN2)의 게이트 전극으로 입력된다.
도 4에 도시된 바와 같이 상기 제1 프리 엠파시스 신호(C1)는, 상기 리드 데이터 신호(DON)에 비하여 지연량 ta 에 해당하는 만큼 지연되어 생성된다. 또한 상술한 바와 같이, 로우 레벨의 데이터 전송시점으로부터 리플렉션이 발생한 시간이 t1 이고, 상기 리플렉션에 의하여 데이터 신호가 다시 출력단(40)에 도달한 시간 t2 인 경우, 상기 지연량(ta)은 t1+t2 가 된다. 이에 따라 리플렉션(reflection) 현상으로 인해 감소하는 어퍼쳐 윈도우(aperture window)를 효과적으로 보상할 수 있어 타이밍 마진(timing margin)을 안정적으로 확보할 수 있다.
한편, 제2 오토펄스 발생기(33)는 반전 리드 데이터 신호(DONB)를 입력받아, 상기 반전 리드 데이터 신호(DONB)의 상승 에지(edge)에서 소정의 로우 펄스(low-pulse) 폭을 갖는 제2 오토펄스를 발생시킨다.
제2 딜레이 회로(34)는, 상기 제2 오토펄스를 입력으로 하여, 딜레이 제어부(35)로부터 출력되는 제2 딜레이 제어신호(CON2)에 따라 상기 제2 오토펄스를 소정의 구간만큼 지연시켜 출력한다. 이에 의해 생성된 제2 프리 엠파시스 신호(C2)는 상기 보조 드라이버(20)의 제2 PMOS 트랜지스터(MP2)의 게이트 전극으로 입력된다.
상기 도 4에 도시된 바와 같이 상기 제2 프리 엠파시스 신호(C2)는, 상기 반전 리드 데이터 신호(DONB)에 비하여 지연량 tb 에 해당하는 만큼 지연되어 생성된다. 하이 레벨의 데이터 전송시점으로부터 리플렉션이 발생한 시간이 t3이고, 리플렉션에 의하여 데이터 신호가 다시 출력단(40)에 도달한 시간 t4 인 경우, 상기 지연량은 tb는 t3+t4 가 된다. 이와 같은 동작을 통해 타이밍 마진(timing margin)을 효과적으로 확보할 수 있음은 상술한 바와 같다.
도 5a,b는 본 발명에 따른 반도체 메모리 장치에서의 어퍼쳐 윈도우(aperture window)를 종래의 반도체 메모리 장치와 비교하여 나타낸 시뮬레이션 결과 그래프이다. 도 5a는 종래의 반도체 메모리 장치에서의 어퍼쳐 윈도우(aperture window)를 나타내며, 상기 그래프에서 가로축은 시간축에 해당하고, 세로축은 데이터 신호의 전압값에 해당하며 레퍼런스 전압(Vref)을 0V로 하여 환산한 값을 나타낸다. 이 경우 하이(high) 레벨의 데이터 신호는 상기 0V의 레퍼런스 전압(Vref)에 따라 환산하면 대략 +0.54V 에 해당하며, 로우(low) 레벨의 데이터 신호는 상기 레퍼런스 전압(Vref)에 따라 환산하면 대략 -0.54V 에 해당한다. 또한, 어퍼쳐 윈도우(aperture window)의 측정에 있어서 그 기준은 설계에 따라 다를 수 있으며, 본 그래프의 경우에는 레퍼런스 전압(Vref) 대비 ㅁ0.25V를 기준으로 한다.
종래의 반도체 메모리 장치는 상기 도 5a에 도시된 바와 같이, ma 및 mb 시점에서 리미트(limit)가 발생한다. 이에 따른 어퍼쳐 윈도우(aperture window)는 대략 375ps로서, 타이밍 마진(timing margin)은 상기 어퍼쳐 윈도우(aperture window)값에서 노이즈(noise)로 인한 지터(jitter) 및 스큐(skew)를 뺀 값이 된다. 상기 타이밍 마진(timing margin)이 충분히 확보되지 않으면 페일(fail) 동작이 발생하게 되어 그만큼 퍼포먼스(performance)가 나올 수 없다.
상기 도 5a 에서는 리플렉션(reflection)으로 인한 영향에 의하여 상기 ma 시점에서 데이터 출력 특성이 저하되는 것을 볼 수 있다. 상술한 바와 같이 리플렉션을 고려하여 프리 엠파시스 동작을 수행하는 경우, ma 시점(도 3의 t1+t2 시점)에서 프리 엠파시스 동작이 수행되도록 하여 데이터 출력 특성을 효과적으로 향상시킬 수 있다.
도 5b는 본 발명에 따른 반도체 메모리 장치에서의 어퍼쳐 윈도우(aperture window)를 나타내며, 상기 도 5a와 같이 가로축은 시간축에 해당하고, 세로축은 데이터 신호의 전압값에 해당한다. 도 5b는 본 발명의 바람직한 실시예에 따라 리플렉션(reflection) 발생 시점에서 프리 엠파시스 동작을 수행함으로써 어퍼쳐 윈도우(aperture window)가 더 확보된 것을 도시한다.
본 발명에 따른 반도체 메모리 장치는 도 5b에 도시된 바와 같이, na 및 nb 지점에 의한 어퍼쳐 윈도우(aperture window)는 대략 407ps로서, 종래에 비해 약 32ps 정도의 어퍼쳐 윈도우(aperture window)가 더 확보된 것을 볼 수 있다. 이와 같은 어퍼쳐 윈도우(aperture window)의 확보는, 메모리의 데이터 입출력 동작, 특히 상기 메모리가 고속으로 동작하는 경우에 퍼포먼스(performance) 향상에 중요한 요소가 될 수 있다.
한편, 복수 개의 메모리를 사용한 반도체 메모리 장치, 예를 들면 듀얼 랭크(Dual-rank) 이상의 멀티 랭크 DRAM(Multi-rank DRAM)은 싱글 랭크(Single-rank)에 비하여 타이밍 마진(Timing margin)을 확보하는 것이 어렵다. 이는 멀티 랭크 DRAM(Multi-rank DRAM)에서 부가적으로 발생하는 기생성분으로 인하여 노이즈 성분이 증가하기 때문이다. 이에 따라 본 발명은 멀티 랭크 구조를 갖는 반도체 메모리 장치에서 더욱 효과적일 수 있다.
본 발명은 도면에 도시된 실시예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 다른 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의하여 정해져야 할 것이다.
상기한 바와 같은 본 발명에 따르면, 데이터 전송시 실제 리플렉션이 발생하는 시점에서 프리 엠파시스 동작이 이루어지도록 하므로, 리플렉션 발생 등으로 인 한 노이즈를 효과적으로 제거하여 타이밍 마진(timing margin)을 확보할 수 있는 효과가 있다.

Claims (22)

  1. 출력단을 통해 데이터 신호를 출력하기 위한 주 출력 드라이버;
    상기 출력단에 연결되고, 프리 엠파시스(pre-emphasis) 동작을 수행하기 위한 보조 출력 드라이버; 및
    상기 보조 출력 드라이버를 구동하기 위해 적어도 하나의 프리 엠파시스 신호를 상기 보조 출력 드라이버로 출력하는 프리 엠파시스 신호 발생기를 구비하며,
    상기 프리 엠파시스 신호 발생기는,
    제1 제어신호의 천이에 응답하여 제1 오토 펄스(auto-pulse)를 발생시키는 제1 오토펄스 발생기;
    상기 제1 오토펄스 발생기로부터 출력된 상기 제1 오토 펄스를 입력받아, 이를 소정의 구간만큼 지연시켜 제1 프리 엠파시스 신호를 출력하는 제1 딜레이 회로; 및
    상기 제1 딜레이 회로로 딜레이 제어신호를 인가하여 상기 제1 딜레이 회로의 지연량을 제어하는 딜레이 제어부를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  2. 제 1항에 있어서, 상기 제1 제어신호는,
    상기 주 출력 드라이버로 입력되는 리드 데이터 신호와 동일한 신호인 것을 특징으로 하는 반도체 메모리 장치.
  3. 제 2항에 있어서, 상기 딜레이 제어부는,
    상기 제1 오토펄스를 지연시킴에 있어서, 상기 데이터 신호가 전송되는 시점으로부터 상기 데이터 신호가 리플렉션에 의해 상기 출력단으로 되돌아오는 데 소요되는 시간에 해당하는 만큼의 지연량을 갖도록 하는 것을 특징으로 하는 반도체 메모리 장치.
  4. 제 1항에 있어서, 상기 딜레이 제어부는,
    모드 레지스터 세트(MRS, Mode register set)로 이루어지는 것을 특징으로 하는 반도체 메모리 장치.
  5. 제 1항에 있어서, 상기 딜레이 제어부는,
    퓨즈 옵션(fuse option)으로 이루어지는 것을 특징으로 하는 반도체 메모리 장치.
  6. 제 1항에 있어서, 상기 보조 드라이버는,
    직렬로 연결된 PMOS 트랜지스터 및 NMOS 트랜지스터를 구비하며,
    상기 PMOS 트랜지스터의 일단 및 상기 NMOS 트랜지스터의 일단에는 전원전압 및 접지전압이 각각 인가되고, 상기 PMOS 트랜지스터의 타단 및 상기 NMOS 트랜지스터의 타단은 상기 출력단과 전기적으로 연결되며,
    로우 레벨의 데이터 신호 출력에 대해 프리 엠파시스 동작이 이루어지도록, 상기 NMOS 트랜지스터의 게이트 전극으로 상기 제1 프리 엠파시스 신호가 전달되는 것을 특징으로 하는 반도체 메모리 장치.
  7. 제 6항에 있어서, 상기 제1 오토펄스 발생기는,
    상기 제1 제어신호의 상승 천이에 응답하여 상기 제1 오토 펄스를 발생시키는 것을 특징으로 하는 반도체 메모리 장치.
  8. 제 7항에 있어서, 상기 제1 오토 펄스는,
    상기 NMOS 트랜지스터를 도통시키는 하이 레벨(high level)의 전압값을 갖는 것을 특징으로 하는 반도체 메모리 장치.
  9. 제 1항에 있어서, 상기 반도체 메모리 장치는,
    듀얼 랭크(dual-rank) 이상의 멀티 랭크(multi-rank) 구조인 것을 특징으로 하는 반도체 메모리 장치.
  10. 출력단을 통해 데이터 신호를 출력하기 위한 주 출력 드라이버;
    상기 출력단에 연결되고, 프리 엠파시스(pre-emphasis) 동작을 수행하기 위한 보조 출력 드라이버; 및
    상기 보조 출력 드라이버를 구동하기 위해 적어도 하나의 프리 엠파시스 신 호를 상기 보조 출력 드라이버로 출력하는 프리 엠파시스 신호 발생기를 구비하며,
    상기 프리 엠파시스 신호 발생기는,
    소정의 제어신호의 천이에 각각 응답하여 오토 펄스(auto-pulse)를 발생시키는 복수의 오토펄스 발생기;
    상기 복수의 오토펄스 발생기로부터 출력된 상기 오토 펄스를 각각 입력받아, 이를 소정의 구간만큼 지연시켜 생성된 프리 엠파시스 신호를 출력하는 복수의 딜레이 회로; 및
    상기 복수의 딜레이 회로로 각각 딜레이 제어신호를 인가하여 상기 복수의 딜레이 회로의 지연량을 제어하는 딜레이 제어부를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  11. 제 10 항에 있어서, 프리 엠파시스 신호 발생기는,
    제1 제어신호의 천이에 응답하여 제1 오토 펄스를 발생시키는 제1 오토펄스 발생기;
    상기 제1 오토펄스 발생기로부터 출력된 상기 제1 오토펄스를 입력받아, 이를 소정의 구간만큼 지연시켜 제1 프리 엠파시스 신호를 출력하는 제1 딜레이 회로;
    제2 제어신호의 천이에 응답하여 제2 오토 펄스를 발생시키는 제2 오토펄스 발생기; 및
    상기 제2 오토펄스 발생기로부터 출력된 상기 제2 오토 펄스를 입력받아, 이 를 소정의 구간만큼 지연시켜 제2 프리 엠파시스 신호를 출력하는 제2 딜레이 회로를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  12. 제 11항에 있어서, 상기 제1 제어신호는,
    상기 주 출력 드라이버로 입력되는 리드 데이터 신호와 동일한 신호인 것을 특징으로 하는 반도체 메모리 장치.
  13. 제 12항에 있어서, 상기 제2 제어신호는,
    상기 제1 제어신호를 반전시켜 생성된 신호인 것을 특징으로 하는 반도체 메모리 장치.
  14. 제 13항에 있어서, 상기 딜레이 제어부는,
    딜레이 회로의 지연량을 제어하기 위하여, 제1 딜레이 제어신호 및 제2 딜레이 제어신호를 생성하고, 이를 상기 제1 딜레이 회로 및 제2 딜레이 회로로 각각 제공하며,
    상기 제1 오토펄스 및 제2 오토펄스를 각각 지연시킴에 있어서, 상기 데이터 신호가 전송되는 시점으로부터 상기 데이터 신호가 리플렉션에 의해 상기 출력단으로 되돌아오는 데 소요되는 시간에 해당하는 만큼의 지연량을 갖도록 하는 것을 특징으로 하는 반도체 메모리 장치.
  15. 제 10항에 있어서 상기 딜레이 제어부는,
    모드 레지스터 세트(MRS, Mode register set) 으로 이루어지는 것을 특징으로 하는 반도체 메모리 장치.
  16. 제 10항에 있어서, 상기 딜레이 제어부는,
    퓨즈 옵션(fuse option)으로 이루어지는 것을 특징으로 하는 반도체 메모리 장치.
  17. 제 11항에 있어서 상기 보조 드라이버는,
    직렬로 연결된 PMOS 트랜지스터 및 NMOS 트랜지스터를 구비하며,
    상기 PMOS 트랜지스터의 일단 및 상기 NMOS 트랜지스터의 일단에는 전원전압 및 접지전압이 각각 인가되고, 상기 PMOS 트랜지스터의 타단 및 상기 NMOS 트랜지스터의 타단은 상기 출력단과 전기적으로 연결되며,
    로우 레벨의 데이터 신호 출력에 대해 프리 엠파시스 동작이 이루어지도록, 상기 NMOS 트랜지스터의 게이트 전극으로 상기 제1 프리 엠파시스 신호가 인가되며, 하이 레벨의 데이터 출력신호에 대해 프리 엠파시스 동작이 이루어지도록 상기 PMOS 트랜지스터의 게이트 전극으로 상기 제2 프리 엠파시스 신호가 인가되는 것을 특징으로 하는 반도체 메모리 장치.
  18. 제 17항에 있어서 상기 제1 오토펄스 발생기는,
    상기 제1 제어신호의 상승 천이에 응답하여 상기 제1 오토 펄스를 발생시키는 것을 특징으로 하는 반도체 메모리 장치.
  19. 제 18항에 있어서 상기 제1 오토펄스는,
    상기 NMOS 트랜지스터를 도통시키는 하이 레벨(high level)의 전압값을 갖는 것을 특징으로 하는 반도체 메모리 장치.
  20. 제 17항에 있어서 상기 제2 오토펄스 발생기는,
    상기 제2 제어신호의 상승 천이에 응답하여 상기 제2 오토 펄스를 발생시키는 것을 특징으로 하는 반도체 메모리 장치.
  21. 제 20항에 있어서 상기 제2 오토펄스는,
    상기 PMOS 트랜지스터를 도통시키는 로우 레벨(low level)의 전압값을 갖는 것을 특징으로 하는 반도체 메모리 장치.
  22. 제 10항에 있어서 상기 반도체 메모리 장치는,
    듀얼 랭크(dual-rank) 이상의 멀티 랭크(multi-rank) 구조인 것을 특징으로 하는 반도체 메모리 장치.
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