CN108257641B - 用于半导体存储器的存储矩阵及半导体存储器 - Google Patents

Abstract

本发明实施例公开了一种用于半导体存储器的存储矩阵及半导体存储器。存储矩阵包括列地址线，列地址线的输入端和列地址线的输出端之间连接有多个负载；驱动器，连接于列地址线的输入端，用于驱动第一选通脉冲从列地址线的输入端传输至列地址线的输出端以驱动负载，并在列地址线的输出端形成第二选通脉冲；连接线，连接线的输入端连接驱动器且连接线和列地址线接收同一第一选通脉冲，驱动器还用于驱动第一选通脉冲传输至连接线的输出端，形成第一控制脉冲；整形电路，与列地址线的输出端和连接线的输出端连接，用于根据第一控制脉冲调整第二选通脉冲的上升沿的形状，以得到第三选通脉冲，其中，第三选通脉冲的上升沿比第二选通脉冲的上升沿陡峭。

Description

用于半导体存储器的存储矩阵及半导体存储器

技术领域

本发明涉及半导体存储技术领域，特别涉及一种用于半导体存储器的存储矩阵及半导体存储器。

背景技术

传统的动态随机存取存储器中，存储矩阵包括128条列地址线，每一条列地址线与驱动器连接。由于列地址线是一条很长的且负载很大的线。驱动器驱动选通脉冲在列地址线中传输的过程中，选通脉冲的上升沿变得越来越平缓，从而导致选通脉冲的高电平的有效作用时间变短，进而导致动态随机存取存储器的读或写的有效作用时间变短。

因此，如何改善选通脉冲的上升沿，进而减少选通脉冲的高电平的有效作用时间变短的时间，是本领域技术人员急需要解决的技术问题。

在背景技术中公开的上述信息仅用于加强对本发明的背景的理解，因此其可能包含没有形成为本领域普通技术人员所知晓的现有技术的信息。

发明内容

有鉴于此，本发明实施例提供了一种用于半导体存储器的存储矩阵及半导体存储器，以至少解决背景技术中存在的技术问题。

本发明实施例的技术方案是这样实现的，根据本发明的一个实施例，提供了一种用于半导体存储器的存储矩阵，包括：

列地址线，所述列地址线的输入端和所述列地址线的输出端之间连接有多个负载；

驱动器，连接于所述列地址线的输入端，用于驱动第一选通脉冲从所述列地址线的输入端传输至所述列地址线的输出端以驱动所述负载，并在所述列地址线的输出端形成第二选通脉冲；

连接线，所述连接线的输入端连接所述驱动器且所述连接线和所述列地址线接收同一所述第一选通脉冲，所述驱动器还用于驱动所述第一选通脉冲传输至所述连接线的输出端，形成第一控制脉冲；以及

整形电路，与所述列地址线的输出端和所述连接线的输出端连接，用于根据所述第一控制脉冲调整所述第二选通脉冲的上升沿的形状，以得到第三选通脉冲，其中，所述第三选通脉冲的上升沿比所述第二选通脉冲的上升沿陡峭。

根据本发明的一个实施例，还提供了一种半导体存储器，包括上述存储矩阵。

本发明实施例由于采用以上技术方案，其具有以下优点：所述整形电路用于根据所述第一控制脉冲调整所述第二选通脉冲的上升沿的形状即对所述第二选通脉冲的上升沿进行整形形成第三选通脉冲，以使所述第三选通脉冲的上升沿比所述第二选通脉冲的上升沿陡峭。因此，在列地址线的输出端即列地址线的远端形成的第二选通脉冲被第一控制脉冲进行陡峭化整形处理，形成第三选通脉冲。由于第三选通脉冲的上升沿比第二选通脉冲的上升沿陡峭，能够实现第三选通脉冲在从电压开始上升的位置更加快速的达到高电平，从而使得第三选通脉冲的高电平的有效作用时间比第二选通脉冲的高电平的有效作用时间长，进而导致动态随机存取存储器的读或写的有效作用时间变长。

上述概述仅仅是为了说明书的目的，并不意图以任何方式进行限制。除上述描述的示意性的方面、实施方式和特征之外，通过参考附图和以下的详细描述，本发明进一步的方面、实施方式和特征将会是容易明白的。

附图说明

在附图中，除非另外规定，否则贯穿多个附图相同的附图标记表示相同或相似的部件或元素。这些附图不一定是按照比例绘制的。应该理解，这些附图仅描绘了根据本发明公开的一些实施方式，而不应将其视为是对本发明范围的限制。

图1为本发明实施例的用于半导体存储器的存储矩阵的局部示意图；

图2为图1所示的半导体存储器的存储矩阵的局部放大示意图；

图3为图1所示的半导体存储器的存储矩阵的时序图；

图4为图1所示的半导体存储器的存储矩阵的脉冲发生器的示意图；

图5为图1所示的半导体存储器的存储矩阵的与非门的示意图。

附图标记说明：

100列地址线，

110列地址线的输入端，

120列地址线的输出端，

130负载，

200驱动器，

300连接线，

310连接线的输入端，

320连接线的输出端，

400整形电路，

410控制脉冲产生电路，

411反相器，

412延迟器，

413脉冲发生器，

420与非门，

430 PMOS管，

510第一选通脉冲，

520第二选通脉冲，

530第三选通脉冲，

610第一控制脉冲，

620第二控制脉冲，

630第三控制脉冲，

640第四控制脉冲。

具体实施方式

在下文中，仅简单地描述了某些示例性实施例。正如本领域技术人员可认识到的那样，在不脱离本发明的精神或范围的情况下，可通过各种不同方式修改所描述的实施例。因此，附图和描述被认为本质上是示例性的而非限制性的。

实施例一

本发明实施例一提供一种用于半导体存储器的存储矩阵，如图1，图2和图3所示，包括：列地址线100，驱动器200，连接线300和整形电路400。

列地址线的输入端110和列地址线的输出端120之间连接有多个负载130。

驱动器200连接于所述列地址线的输入端110，所述驱动器200用于驱动第一选通脉冲510从所述列地址线的输入端110传输至所述列地址线的输出端120，以驱动所述负载130，并在所述列地址线的输出端120形成第二选通脉冲520。

连接线的输入端310连接所述驱动器200且所述连接线300和所述列地址线100接收同一所述第一选通脉冲510，所述驱动器200还用于驱动所述第一选通脉冲510从所述连接线的输入端310传输至所述连接线的输出端320，形成第一控制脉冲610；其中，所述第一选通脉冲510是初始选通脉冲经过驱动器200后形成的第一选通脉冲510。

整形电路400与所述列地址线的输出端120和所述连接线的输出端320连接，用于根据所述第一控制脉冲610调整所述第二选通脉冲520的上升沿的形状，以得到第三选通脉冲530，其中，所述第三选通脉冲530的上升沿比所述第二选通脉冲520的上升沿陡峭。

本发明实施例用于半导体存储器的存储矩阵包括：列地址线；连接于所述列地址线的输入端的驱动器，所述驱动器用于驱动第一选通脉冲从所述列地址线的输入端传输至所述列地址线的输出端，形成第二选通脉冲；连接线，所述连接线的输入端与所述驱动器连接且所述连接线和所述列地址线接收同一所述第一选通脉冲，所述驱动器还用于驱动所述第一选通脉冲从所述连接线的输入端传输至所述连接线的输出端，形成第一控制脉冲；与所述连接线的输出端连接的整形电路，所述整形电路还与所述列地址线的输出端连接；其中，所述整形电路用于根据所述第一控制脉冲调整所述第二选通脉冲的上升沿的形状即对所述第二选通脉冲的上升沿进行整形形成第三选通脉冲，以使所述第三选通脉冲的上升沿比所述第二选通脉冲的上升沿陡峭。因此，在列地址线的输出端即列地址线的远端形成的第二选通脉冲被第一控制脉冲进行陡峭化整形处理，形成第三选通脉冲。由于第三选通脉冲的上升沿比第二选通脉冲的上升沿陡峭，能够实现第三选通脉冲在从电压开始上升的位置更加快速的达到高电平，从而使得第三选通脉冲的高电平的有效作用时间比第二选通脉冲的高电平的有效作用时间长，进而导致动态随机存取存储器的读或写的有效作用时间变长。

关于整形电路，作为一个示例，如图2所示，整形电路400可以包括：控制脉冲产生电路410，与非门420和PMOS管430，其中，PMOS管是P沟道金属氧化物半导体场效应(Positive channel Metal Oxide Semiconductor)的简称。

控制脉冲产生电路410与所述连接线的输出端320连接以接收所述第一控制脉冲610。控制脉冲产生电路410用于形成第二控制脉冲620，所述第二控制脉冲620的高电平的宽度小于所述第一控制脉冲610的高电平的宽度。

与非门420与所述控制脉冲产生电路410连接以接收所述第二控制脉冲620，并与所述列地址线的输出端120连接以接收所述第二选通脉冲520，所述与非门420用于形成第三控制脉冲630，其中，所述第二控制脉冲620提前于所述第二选通脉冲520的时间为第一时间，且所述第一时间小于所述第二控制脉冲的高电平的宽度所对应的时间。

PMOS管的源极与电源电压（在图2中以Vcc示出）连接，所述PMOS管的漏极与所述列地址线的输出端120连接以接收所述第二选通脉冲520，所述PMOS管的栅极与所述与非门420连接以接收所述第三控制脉冲630，所述PMOS管430用于根据所述第三控制脉冲对所述第二选通脉冲520的上升沿进行上拉，形成第三选通脉冲。

控制脉冲产生电路根据第一控制脉冲产生的第二控制脉冲，第二控制脉冲的高电平的宽度小于所述第一控制脉冲的高电平的宽度，则可得第二控制脉冲的高电平的宽度也是小于所述第一选通脉冲的高电平的宽度的。且第二控制脉冲提前于第二选通脉冲，这样，当第二控制脉冲和第二选通脉冲都是高电平时，与非门将产生第三控制脉冲的低电平，且第三控制脉冲的低电平的宽度小于第二控制脉冲的高电平的宽度，则可得第三控制脉冲的低电平的宽度也是小于所述第一选通脉冲的高电平的宽度。由于第三控制脉冲的低电平的宽度比第一选通脉冲的低电平的宽度小，PMOS管在第三控制脉冲的控制下，能够快速拉高所述第二选通脉冲的高电平至电源电压，形成第三选通脉冲，以使所述第三选通脉冲的上升沿比所述第二选通脉冲的上升沿陡峭。因此，在列地址线的输出端即列地址线的远端形成的第二选通脉冲被第三控制脉冲进行陡峭化整形处理，形成第三选通脉冲。由于第三选通脉冲的上升沿比第二选通脉冲的上升沿陡峭，能够实现第三选通脉冲在从电压开始上升的位置更加快速的达到高电平，从而使得第三选通脉冲的高电平的有效作用时间（在图3中用T有效表示）比第二选通脉冲的高电平的有效作用时间长，进而导致动态随机存取存储器的读或写的有效作用时间变长。

在本发明的一个实施例中，如图2所示，控制脉冲产生电路410可以包括：反相器411，延迟器412和脉冲发生器413。

反相器411与所述连接线的输出端320连接以接收所述第一控制脉冲610，并对所述第一控制脉冲进行反相。

延迟器412与所述反相器411连接，用于对反相的所述第一控制脉冲进行延迟以形成第四控制脉冲640。

脉冲发生器413与所述延迟器412连接以接收所述第四控制脉冲，用于根据所述第四控制脉冲进行反相及变窄形成所述第二控制脉冲620。

延迟器延迟的时间可以通过以下公式表示：

延迟器延迟的时间=所述第二选通脉冲相对于所述第一选通脉冲的延迟时间-第一时间-所述连接线的延迟时间-所述反相器的延迟时间。

为了实现第二控制脉冲提前于所述第二选通脉冲的时间为第一时间，需要设置延迟器的延时时间，保证第二控制脉冲提前于所述第二选通脉冲的时间为第一时间。作为一个示例，如图4所示，脉冲发生器413采用图4所示的脉冲发生器。

关于所述第二控制脉冲提前于所述第二选通脉冲的第一时间的长短。作为一个示例，所述第一时间可以为所述第二控制脉冲的高电平的宽度所对应的时间1/10至1/2范围内的任一时间。为了达到第二控制脉冲对列地址线的控制，必须保证第二控制脉冲提前于所述第二选通脉冲，且必须保证第二选通脉冲的高电平到来时，第二控制脉冲已经是高电平且保持高电平。

关于第二控制脉冲的高电平的宽度，作为一个示例，所述第二控制脉冲的高电平的宽度为所述第一选通脉冲的高电平的宽度1/3至2/3之间的任一值。

关于与非门的阈值电压，所述与非门的阈值电压为电源电压的1/6至1/2之间的任一值。作为一个示例，PMOS管采用图5所示的PMOS管。

一般的与非门的阈值电压是电源电压的一半。为了提高与非门的敏感程度，可以选择阈值电压低于电源电压的一半的与非门，如可以是与非门的阈值电压为电源电压的1/6至1/2之间的任一值。

关于电源电压的选择，可以是所述电源电压等于所述第一选通脉冲的高电平的电压最大值。

这样，能够将第三选通脉冲上拉至第一选通脉冲的高电平的电压最大值。

关于连接线和列地址线的设置方式，如图1和图2所示，可以是所述连接线和所述列地址线平行设置，且所述连接线的输入端和所述列地址线的输入端对齐，所述整形电路设置在所述连接线的输出端的端部。

这样，保证是对位于列地址线的输出端的第二选通脉冲进行整形形成第三选通脉冲。

存储矩阵的列地址线是多条，每一条所述列地址线对应一条所述连接线，所述列地址线和与之对应的所述连接线接收同一所述第一选通脉冲。这样，为每一条列地址线设置了对应的连接线和整形电路。可以实现任何一条列地址的输出端的第二选通脉冲被整形形成第三选通脉冲。

实施例二

本发明实施例二提供一种半导体存储器，包括实施例一所述的存储矩阵。

在本发明及其实施例的描述中，需要理解的是，术语“顶”、“底”、“高度”等指示的方位或位置关系为基于附图所示的方位或位置关系，仅是为了便于描述本发明和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本发明的限制。

在本发明及其实施例中，除非另有明确的规定和限定，术语“设置”、“安装”、“相连”、“连接”、“固定”等术语应做广义理解，例如，可以是固定连接，也可以是可拆卸连接，或成一体；可以是机械连接，也可以是电连接，还可以是通信；可以是直接相连，也可以通过中间媒介间接相连，可以是两个元件内部的连通或两个元件的相互作用关系。对于本领域的普通技术人员而言，可以根据具体情况理解上述术语在本发明中的具体含义。

在本发明及其实施例中，除非另有明确的规定和限定，第一特征在第二特征之“上”或之“下”可以包括第一和第二特征直接接触，也可以包括第一和第二特征不是直接接触而是通过它们之间的另外的特征接触。而且，第一特征在第二特征“之上”、“方”和“上面”包括第一特征在第二特征正上方和斜上方，或仅仅表示第一特征水平高度高于第二特征。第一特征在第二特征“之下”、“下方”和“下面”包括第一特征在第二特征正上方和斜上方，或仅仅表示第一特征水平高度小于第二特征。

上文的公开提供了许多不同的实施方式或例子用来实现本发明的不同结构。为了简化本发明的公开，上文中对特定例子的部件和设置进行描述。当然，它们仅仅为示例，并且目的不在于限制本发明。此外，本发明可以在不同例子中重复参考数字和/或参考字母，这种重复是为了简化和清楚的目的，其本身不指示所讨论各种实施方式和/或设置之间的关系。此外，本发明提供了的各种特定的工艺和材料的例子，但是本领域普通技术人员可以意识到其他工艺的应用和/或其他材料的使用。

以上所述，仅为本发明的具体实施方式，但本发明的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本发明揭露的技术范围内，可轻易想到其各种变化或替换，这些都应涵盖在本发明的保护范围之内。因此，本发明的保护范围应以所述权利要求的保护范围为准。

Claims (9)

1.一种用于半导体存储器的存储矩阵，其特征在于，包括：

列地址线，所述列地址线的输入端和所述列地址线的输出端之间连接有多个负载；

驱动器，连接于所述列地址线的输入端，用于驱动第一选通脉冲从所述列地址线的输入端传输至所述列地址线的输出端以驱动所述负载，并在所述列地址线的输出端形成第二选通脉冲；

连接线，所述连接线的输入端连接所述驱动器且所述连接线和所述列地址线接收同一所述第一选通脉冲，所述驱动器还用于驱动所述第一选通脉冲传输至所述连接线的输出端，形成第一控制脉冲；其中，所述第一选通脉冲是初始选通脉冲经过所述驱动器后形成的；以及

整形电路，与所述列地址线的输出端和所述连接线的输出端连接，用于根据所述第一控制脉冲调整所述第二选通脉冲的上升沿的形状，以得到第三选通脉冲，其中，所述第三选通脉冲的上升沿比所述第二选通脉冲的上升沿陡峭；

其中，所述整形电路包括：

控制脉冲产生电路，与所述连接线的输出端连接以接收所述第一控制脉冲，用于形成第二控制脉冲，所述第二控制脉冲的高电平的宽度小于所述第一控制脉冲的高电平的宽度；

与非门，与所述控制脉冲产生电路连接以接收所述第二控制脉冲，并与所述列地址线的输出端连接以接收所述第二选通脉冲，所述与非门用于形成第三控制脉冲，其中，所述第二控制脉冲提前于所述第二选通脉冲的时间为第一时间，且所述第一时间小于所述第二控制脉冲的高电平的宽度所对应的时间；以及

PMOS管，所述PMOS管的源极与电源电压连接，所述PMOS管的漏极与所述列地址线的输出端连接以接收所述第二选通脉冲，所述PMOS管的栅极与所述与非门连接以接收所述第三控制脉冲，所述PMOS管用于根据所述第三控制脉冲对所述第二选通脉冲的上升沿进行上拉，形成第三选通脉冲。

2.根据权利要求1所述的用于半导体存储器的存储矩阵，其特征在于，所述控制脉冲产生电路包括：

反相器，所述反相器与所述连接线的输出端连接以接收所述第一控制脉冲，并对所述第一控制脉冲进行反相；

延迟器，与所述反相器连接，用于对反相的所述第一控制脉冲进行延迟以形成第四控制脉冲；以及

脉冲发生器，与所述延迟器连接以接收所述第四控制脉冲，用于根据所述第四控制脉冲进行反相及变窄形成所述第二控制脉冲。

3.根据权利要求1所述的用于半导体存储器的存储矩阵，其特征在于，所述第一时间为所述第二控制脉冲的高电平的宽度的1/10至1/2范围内的任一时间。

4.根据权利要求1所述的用于半导体存储器的存储矩阵，其特征在于，所述第二控制脉冲的高电平的宽度为所述第一选通脉冲的高电平的宽度1/3至2/3之间的任一值。

5.根据权利要求1所述的用于半导体存储器的存储矩阵，其特征在于，所述与非门的阈值电压范围在所述电源电压的1/6至1/2之间。

6.根据权利要求1所述的用于半导体存储器的存储矩阵，其特征在于，所述电源电压等于所述第一选通脉冲的高电平的电压最大值。

7.根据权利要求1所述的用于半导体存储器的存储矩阵，其特征在于，所述连接线和所述列地址线平行设置，且所述连接线的输入端和所述列地址线的输入端对齐，所述整形电路设置在所述连接线的输出端的端部。

8.根据权利要求1至7中任一项所述的用于半导体存储器的存储矩阵，其特征在于，所述列地址线是多条，每一条所述列地址线对应一条所述连接线，所述列地址线和与之对应的所述连接线接收同一所述第一选通脉冲。

9.一种半导体存储器，其特征在于，包括权利要求1至8中任一项所述的存储矩阵。