JP2010062193A - 半導体記憶装置 - Google Patents
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Abstract
【課題】低消費電力、および入出力バッファの転送レートの向上を実現させると共に、製造コストの増加を抑える。
【解決手段】太い破線で囲まれるメモリセルアレイ33、ロウデコーダ30、センスアンプ32は、厚膜のトランジスタを用いる。太線で囲まれる入力バッファ11〜13、入出力バッファ26は、同じ厚膜トランジスタであって当該トランジスタよりも低い閾値電圧を有するトランジスタを用いる。クロック発生部16、コマンドデコーダ17、モードレジスタ18、制御部20、ロウアドレスバッファ&リフレッシュ回路21、カラムアドレスバッファ&バーストカウンタ22、データ制御回路23、ラッチ回路24、DLL25、カラムデコーダ31は、薄膜のトランジスタを用いる。
【選択図】図1
【解決手段】太い破線で囲まれるメモリセルアレイ33、ロウデコーダ30、センスアンプ32は、厚膜のトランジスタを用いる。太線で囲まれる入力バッファ11〜13、入出力バッファ26は、同じ厚膜トランジスタであって当該トランジスタよりも低い閾値電圧を有するトランジスタを用いる。クロック発生部16、コマンドデコーダ17、モードレジスタ18、制御部20、ロウアドレスバッファ&リフレッシュ回路21、カラムアドレスバッファ&バーストカウンタ22、データ制御回路23、ラッチ回路24、DLL25、カラムデコーダ31は、薄膜のトランジスタを用いる。
【選択図】図1
Description
本発明は、半導体記憶装置に係り、特に、半導体記憶装置におけるトランジスタの構成技術に係る。
DRAMなどの半導体メモリは、大きく分けてメモリセルアレイと、入出力バッファと、メモリセルアレイおよび入出力バッファ間に介在する周辺回路とから構成される。半導体メモリに供給される電源は、昇圧あるいは降圧されて各部に供給される。したがって、各部を構成するトランジスタは、所定の耐圧を有するように適切な酸化膜厚および閾値電圧(Vth)を有するように構成される。
例えば、DRAMを構成するメモリセルのトランジスタでは、高耐圧が必要とされるために厚いゲート酸化膜のトランジスタが用いられる。一方、周辺回路では薄いゲート酸化膜のトランジスタが用いられると共に入出力バッファではDRAMを構成するメモリセルトランジスタと同じ厚いゲート酸化膜のトランジスタが用いられる(特許文献1、2参照)。
このような構成の半導体メモリは、入出力バッファで用いられるトランジスタのゲート酸化膜を他のトランジスタのゲート酸化膜と同じ厚さにすると共にチャネル領域のドープも共用することで、工程を共有することができ、製造コストを低減することができる。
以下の分析は本発明において与えられる。
近年、低消費電力化の要求に伴い、周辺回路の低電圧化がなされて、従来と同等のトランジスタの性能を満たすためには酸化膜厚の薄膜化が必要となった。この場合、周辺回路に比べて入出力回路の電源電圧が高い。そこで、電源電圧として大きく分けて3種類、すなわち、周辺回路用にVPERI(例えば1.3V)、入出力回路用にVDD(例えば1.8V)、アレイ回路用にVPP(例えば2.8V)が必要となる。この場合、それぞれの電源電圧ごとに対応する適切な酸化膜厚を有するトランジスタ、すなわち、VPERI、VDD、VPP用にそれぞれ異なる膜厚のトランジスタを備えることが好ましい。しかしながら、三種類のトランジスタを備えることは、半導体メモリの製造工程が増加することを意味する。
そこで、半導体メモリを二種類の膜厚のトランジスタに限定して構成する。このような構成において、トランジスタの組み合わせには、以下の2つが考えられる。
(1)VDD系のトランジスタをVPP系で兼用する。
(2)VPERI系のトランジスタをVDD系で兼用する。
(1)VDD系のトランジスタをVPP系で兼用する。
(2)VPERI系のトランジスタをVDD系で兼用する。
(1)の場合、VDD系の回路である入出力回路の性能が悪化し、(2)の場合、VPERI系の回路である周辺回路の性能が悪化する。高速化を求められる半導体メモリでは、周辺回路、入出力回路は、高速動作が必須であり、トランジスタ性能の低下は製品機能の劣化に直結してしまう虞がある。
本発明の1つのアスペクト(側面)に係る半導体記憶装置は、ダイナミック型のメモリセルを複数含むメモリセルアレイと、入出力バッファと、メモリセルアレイおよび入出力バッファ間に介在する周辺回路とを備える。この半導体記憶装置において、メモリセルアレイは、第1のゲート酸化膜厚の第1のトランジスタを備え、周辺回路は、第1のゲート酸化膜厚より薄い第2のゲート酸化膜厚の第2のトランジスタを備え、入出力バッファは、第1のゲート酸化膜厚を有すると共に第1のトランジスタの閾値電圧より低い閾値電圧を有する第3のトランジスタを備える。
本発明の他のアスペクト(側面)に係る半導体記憶装置は、ダイナミック型のメモリセルを複数含むメモリセルアレイと、入出力バッファと、メモリセルアレイおよび入出力バッファ間に介在する周辺回路とを備える。この半導体記憶装置において、メモリセルアレイは、第1のゲート酸化膜厚の第1のトランジスタを備え、入出力バッファは、第1のゲート酸化膜厚より薄い第2のゲート酸化膜厚の第2のトランジスタを備え、周辺回路は、第2のゲート酸化膜厚を有すると共に第2のトランジスタの閾値電圧より低い閾値電圧を有する第4のトランジスタを備える。
本発明によれば、低消費電力、および入出力バッファの転送レートの向上を実現させると共に、二種類の膜厚のトランジスタで構成するので製造コストの増加を抑えることができる。
本発明の実施形態に係る半導体記憶装置は、ダイナミック型のメモリセルを複数含むメモリセルアレイと、入出力バッファと、メモリセルアレイおよび入出力バッファ間に介在する周辺回路とを備える。メモリセルアレイは厚膜(第1のゲート酸化膜厚)のトランジスタ(第1のトランジスタ)を用いる。ここで、第1の実施形態として、周辺回路は薄膜(第2のゲート酸化膜厚)のトランジスタ(第2のトランジスタ)を用い、入出力バッファには、メモリセルアレイと同じ厚膜トランジスタであって当該トランジスタよりも低い閾値電圧(低Vth)を有するトランジスタ(第3のトランジスタ)を用いる。また、第2の実施形態として、入出力バッファは薄膜(第2のゲート酸化膜厚)のトランジスタ(第2のトランジスタ)を用い、周辺回路には、薄膜トランジスタであって当該トランジスタよりも低い閾値電圧(低Vth)を有するトランジスタ(第4のトランジスタ)を用いる。
入力される外部電源電圧を昇圧してメモリセルアレイに電源として供給する昇圧回路と、外部電源電圧を降圧して周辺回路に電源として供給する降圧回路と、を備え、昇圧回路および降圧回路は、第1のゲート酸化膜厚のトランジスタで構成されることが好ましい。
入出力バッファは、スルーレート制御回路と、ODT(On Die Termination control)制御回路と、スルーレート制御回路で駆動される出力バッファと、ODT制御回路で駆動されるODTバッファとを含み、スルーレート制御回路およびODT制御回路は、第1の実施形態において第3のトランジスタを備え、第2の実施形態において第2のトランジスタを備えることが好ましい。
出力バッファおよびODTバッファは、第1の実施形態において第3のトランジスタを備え、第2の実施形態において第2のトランジスタを備えるようにしてもよい。
以上のような半導体記憶装置によれば、周辺回路は、降圧した電源電圧で最適化された酸化膜厚のトランジスタで構成され高速に動作し、降圧した電源電圧を供給するために低消費電力である。また、入出力バッファには、メモリセルアレイを構成するメモリセルトランジスタ、あるいは周辺回路を構成するトランジスタと同じ厚さのゲート酸化膜のトランジスタを用いることで、工程の共有化がなされ、製造コストが抑制される。
以下、実施例に即し、図面を参照して詳しく説明する。
図1は、本発明の第1の実施例に係る半導体記憶装置の構成を示す第1のブロック図である。図1において、半導体記憶装置は、DRAMであって、入力バッファ11〜13、クロック発生部16、コマンドデコーダ17、モードレジスタ18、制御部20、ロウアドレスバッファ&リフレッシュ回路21、カラムアドレスバッファ&バーストカウンタ22、データ制御回路23、ラッチ回路24、DLL(Delay Locked Loop)25、入出力バッファ26、ロウデコーダ30、カラムデコーダ31、センスアンプ32、メモリセルアレイ33を備える。
クロック発生部16は、外部からクロック信号CK、/CK、クロックイネーブル信号CKEを入力バッファ11を介して入力し、コマンドデコーダ17、制御部20、ラッチ回路24、カラムデコーダ31のそれぞれに所定のタイミングのクロック信号を供給する。
コマンドデコーダ17は、外部からチップセレクト信号/CS、ロウアドレスストローブ信号/RAS、カラムアドレスストローブ信号/CAS、ライトイネーブル信号/WEを入力バッファ13を介して入力し、外部からアドレス信号Addressを入力バッファ12を介して入力し、DRAMの動作を設定するコマンド信号を生成して制御部20に出力する。
モードレジスタ18は、外部からアドレス信号Addressを入力バッファ12を介して入力し、DRAMの動作モード設定のためのデータを保持する。
制御部20は、モードレジスタ18の保持データとコマンドデコーダ17からコマンド信号を入力し、ロウアドレスバッファ&リフレッシュ回路21、カラムアドレスバッファ&バーストカウンタ22、データ制御回路23、ラッチ回路24、ロウデコーダ30、センスアンプ32のそれぞれ動作を所定のタイミングで制御する。
ロウアドレスバッファ&リフレッシュ回路21は、外部からアドレス信号Address、バンクアドレス信号BankAddressを入力バッファ12を介して入力し、ロウアドレスおよびリフレッシュのためのアドレスを生成し、ロウデコーダ30に供給する。
カラムアドレスバッファ&バーストカウンタ22は、外部からアドレス信号Address、バンクアドレス信号BankAddressを入力バッファ12を介して入力し、カラムアドレスを生成し、またバースト信号を生成し、カラムデコーダ31に供給する。
メモリセルアレイ33は、ダイナミック型のメモリセルを複数含み、複数のバンクから構成される。カラムデコーダ31のデータとロウデコーダ30のデータとによって指定されるメモリセルに対して制御部20からの制御によってセンスアンプ32を介してリード動作あるいはライト動作がなされる。
DLL25は、外部からクロック信号CK、/CKを入力バッファ11を介して入力し、入出力バッファ26における入出力のタイミング信号を生成する。
書き込みデータとしてDQ信号は、入出力バッファ26、ラッチ回路24、データ制御回路23、センスアンプ32を介して指定のメモリセルに書き込まれる。また、指定のメモリセルから読み出されたデータは、センスアンプ32、データ制御回路23、ラッチ回路24、入出力バッファ26を介して読み出しデータであるDQ信号として外部に出力される。
DQ信号の入出力タイミングを表すデータストローブ信号DQS、/DQSは、入出力バッファ26から出力される。あるいは、入出力バッファ26に入力される。
オンダイターミネーション信号ODTは、入出力バッファ26に入力され、入出力バッファ26において内部の抵抗素子によってDQ信号における信号の反射を低減する機能を活性化する。ライトマスクイネーブル信号DMは、入出力バッファ26に入力され、書き込みデータのマスクを行う。
データストローブ信号RDQS、/RDQSは、特定のモードに設定された場合に読み出しデータであるDQ信号のタイミングを示す信号として入出力バッファ26から外部に出力される。
以上のような構成の半導体記憶装置において、図1の太い破線で囲まれるメモリセルアレイ33、ロウデコーダ30、センスアンプ32は、厚膜(第1のゲート酸化膜厚)のトランジスタ(第1のトランジスタ)を用いる。また、図1の太線で囲まれる入力バッファ11〜13、入出力バッファ26は、同じ厚膜トランジスタであって当該トランジスタよりも低い閾値電圧(低Vth)を有するトランジスタ(第3のトランジスタ)を用いる。その他の部分、すなわち、クロック発生部16、コマンドデコーダ17、モードレジスタ18、制御部20、ロウアドレスバッファ&リフレッシュ回路21、カラムアドレスバッファ&バーストカウンタ22、データ制御回路23、ラッチ回路24、DLL25、カラムデコーダ31は、薄膜(第2のゲート酸化膜厚)のトランジスタ(第2のトランジスタ)を用いる。
図2は、本発明の第1の実施例に係る半導体記憶装置の構成を示す第2のブロック図である。図2において、半導体記憶装置は、図1では明示しなかった昇圧回路41、降圧回路42、レベルシフタ43、44を備える。
昇圧回路41は、厚膜(第1のゲート酸化膜厚)のトランジスタ(第1のトランジスタ)で構成され、外部から供給される電源VDD(例えば1.8V)を昇圧して電源VPP(例えば2.8V)としてメモリセルアレイ45に供給する。なお、メモリセルアレイ45は、図1におけるメモリセルアレイ33と同じであって、太い破線で囲まれる部分に相当する。
降圧回路42は、厚膜(第1のゲート酸化膜厚)のトランジスタ(第1のトランジスタ)で構成され、外部から供給される電源VDDを降圧して電源VPERI(例えば1.3V)として周辺回路46に供給する。なお、周辺回路46は、図1における太い破線および太線で囲まれる部分を除く部分に相当する。
入出力バッファ47は、図1における太線で囲まれる部分(入力バッファ11〜13、入出力バッファ26)に相当し、周辺回路46との間にレベルシフタ43、44を備える。
入出力バッファ47と周辺回路46とでは、与えられる電源電圧が異なり、動作する信号レベルが異なる。そこで、レベルシフタ43は、周辺回路46から出力される信号のレベルを上げて入出力バッファ47に出力する。レベルシフタ44は、入出力バッファ47から出力される信号のレベルを下げて周辺回路46に出力する。
以上のような構成の場合、メモリセルアレイ中のメモリセルトランジスタは、例えば2.8V系の電源が供給され、入出力バッファは、例えば1.8V系の電源が供給される。したがって、入出力バッファにおいて、メモリセルトランジスタと同じトランジスタを適用すると高速動作に適さない。そこで、入出力バッファのトランジスタに閾値電圧Vtの低いトランジスタを用いることで、転送レートを向上させることが可能である。
図3は、入出力バッファ26の一部となる出力バッファの回路図である。図3において、出力バッファは、CMOS回路で構成され、Pch側のスルーレートコントローラ51、Nch側のスルーレートコントローラ52、Pch側のDQバッファ53、Nch側のDQバッファ54、Pch側のODTコントローラ55、Nch側のODTコントローラ56、Pch側のODTバッファ57、Nch側のODTバッファ58、パッド59を備える。
スルーレートコントローラ51は、レベルシフタからの信号によってDQバッファ53中のPchトランジスタのアクティブとされる個数を制御することで、パッド59における出力信号の立ち上がり側のスルーレートを可変にする。
スルーレートコントローラ52は、レベルシフタからの信号によってDQバッファ54中のNchトランジスタのアクティブとされる個数を制御することで、パッド59における出力信号の立ち下がり側のスルーレートを可変にする。
ODTコントローラ55は、レベルシフタからの信号によってODTバッファ57中のPchトランジスタのアクティブとされる個数を制御することで、パッド59における終端抵抗値を可変にする。
ODTコントローラ56は、レベルシフタからの信号によってODTバッファ58中のNchトランジスタのアクティブとされる個数を制御することで、パッド59における終端抵抗値を可変にする。
以上のように構成される出力バッファにおいて、PchトランジスタおよびNchトランジスタは、厚膜(第1のゲート酸化膜厚)であって閾値電圧Vtの低いトランジスタで構成される。
なお、出力バッファがオフ時にあって、パッド59におけるリーク電流が所定値以下とならないような場合、DQバッファ53、54、ODTバッファ57、58を構成するトランジスタを厚膜(第1のゲート酸化膜厚)であって閾値電圧Vtの高いトランジスタで構成することでリーク電流を減少させるようにしてもよい。
また、入力バッファは、入力端子であるパッドにゲートが接続されるだけであるのでリーク電流の影響はなく、閾値電圧Vtの低いトランジスタで構成することができる。
以上のような構成の半導体記憶装置によれば、低消費電力を実現し、入出力バッファの転送レートを向上させることができる。さらに、トランジスタを厚膜と薄膜の2種類とすることで、製造コストの増加を抑えることができる。
図4は、本発明の第2の実施例に係る半導体記憶装置の構成を示すブロック図である。図4において、半導体記憶装置は、DRAMであって、入力バッファ11a〜13a、クロック発生部16a、コマンドデコーダ17a、モードレジスタ18a、制御部20a、ロウアドレスバッファ&リフレッシュ回路21a、カラムアドレスバッファ&バーストカウンタ22a、データ制御回路23a、ラッチ回路24a、DLL25a、入出力バッファ26a、ロウデコーダ30、カラムデコーダ31a、センスアンプ32、メモリセルアレイ33を備える。ロウデコーダ30、センスアンプ32、メモリセルアレイ33は、図1の同じ符号のそれぞれと同じである。
入力バッファ11a〜13a、入出力バッファ26aは、図1の入力バッファ11〜13、入出力バッファ26とそれぞれ同一の機能を有するが、薄膜(第2のゲート酸化膜厚)のトランジスタ(第2のトランジスタ)を用いる。入力バッファ11a〜13a、入出力バッファ26aは、薄膜(第2のゲート酸化膜厚)のトランジスタ(第2のトランジスタ)を用いることで、低電圧化した電源に対して最適化され、転送レートを向上させることができる。
クロック発生部16a、コマンドデコーダ17a、モードレジスタ18a、制御部20a、ロウアドレスバッファ&リフレッシュ回路21a、カラムアドレスバッファ&バーストカウンタ22a、データ制御回路23a、ラッチ回路24a、DLL25a、カラムデコーダ31aは、図1のクロック発生部16、コマンドデコーダ17、モードレジスタ18、制御部20、ロウアドレスバッファ&リフレッシュ回路21、カラムアドレスバッファ&バーストカウンタ22、データ制御回路23、ラッチ回路24、DLL25、カラムデコーダ31とそれぞれ同一の機能を有する。ただし、薄膜(第2のゲート酸化膜厚)であって、入力バッファ11a〜13a、入出力バッファ26aに用いるトランジスタよりも低い閾値電圧(低Vth)を有するトランジスタ(第4のトランジスタ)を用いる。このような周辺回路は、薄膜(第2のゲート酸化膜厚)であって、より低い閾値電圧(低Vth)を有するトランジスタを用いることでより低い電源電圧に対して最適化される。
以上のような構成の半導体記憶装置によれば、実施例1と同様に、低消費電力を実現し、入出力バッファの転送レートを向上させることができる。さらに、トランジスタを厚膜と薄膜の2種類とすることで、製造コストの増加を抑えることができる。
なお、前述の特許文献等の各開示を、本書に引用をもって繰り込むものとする。本発明の全開示(請求の範囲を含む)の枠内において、さらにその基本的技術思想に基づいて、実施形態ないし実施例の変更・調整が可能である。また、本発明の請求の範囲の枠内において種々の開示要素の多様な組み合わせないし選択が可能である。すなわち、本発明は、請求の範囲を含む全開示、技術的思想にしたがって当業者であればなし得るであろう各種変形、修正を含むことは勿論である。
11〜13、11a〜13a 入力バッファ
16、16a クロック発生部
17、17a コマンドデコーダ
18、18a モードレジスタ
20、20a 制御部
21、21a ロウアドレスバッファ&リフレッシュ回路
22、22a カラムアドレスバッファ&バーストカウンタ
23、23a データ制御回路
24、24a ラッチ回路
25、25a DLL
26、26a 入出力バッファ
30 ロウデコーダ
31、31a カラムデコーダ
32 センスアンプ
33、45 メモリセルアレイ
41 昇圧回路
42 降圧回路
43、44 レベルシフタ
46 周辺回路
47 入出力バッファ
51、52 スルーレートコントローラ
53、54 DQバッファ
55、56 ODTコントローラ
57、58 ODTバッファ
59 パッド
16、16a クロック発生部
17、17a コマンドデコーダ
18、18a モードレジスタ
20、20a 制御部
21、21a ロウアドレスバッファ&リフレッシュ回路
22、22a カラムアドレスバッファ&バーストカウンタ
23、23a データ制御回路
24、24a ラッチ回路
25、25a DLL
26、26a 入出力バッファ
30 ロウデコーダ
31、31a カラムデコーダ
32 センスアンプ
33、45 メモリセルアレイ
41 昇圧回路
42 降圧回路
43、44 レベルシフタ
46 周辺回路
47 入出力バッファ
51、52 スルーレートコントローラ
53、54 DQバッファ
55、56 ODTコントローラ
57、58 ODTバッファ
59 パッド
Claims (7)
- ダイナミック型のメモリセルを複数含むメモリセルアレイと、入出力バッファと、メモリセルアレイおよび入出力バッファ間に介在する周辺回路とを備える半導体記憶装置において、
前記メモリセルアレイは、第1のゲート酸化膜厚の第1のトランジスタを備え、
前記周辺回路は、第1のゲート酸化膜厚より薄い第2のゲート酸化膜厚の第2のトランジスタを備え、
前記入出力バッファは、第1のゲート酸化膜厚を有すると共に前記第1のトランジスタの閾値電圧より低い閾値電圧を有する第3のトランジスタを備えることを特徴とする半導体記憶装置。 - ダイナミック型のメモリセルを複数含むメモリセルアレイと、入出力バッファと、メモリセルアレイおよび入出力バッファ間に介在する周辺回路とを備える半導体記憶装置において、
前記メモリセルアレイは、第1のゲート酸化膜厚の第1のトランジスタを備え、
前記入出力バッファは、第1のゲート酸化膜厚より薄い第2のゲート酸化膜厚の第2のトランジスタを備え、
前記周辺回路は、第2のゲート酸化膜厚を有すると共に前記第2のトランジスタの閾値電圧より低い閾値電圧を有する第4のトランジスタを備えることを特徴とする半導体記憶装置。 - 入力される外部電源電圧を昇圧して前記メモリセルアレイに電源として供給する昇圧回路と、
前記外部電源電圧を降圧して前記周辺回路に電源として供給する降圧回路と、
を備え、
前記昇圧回路および降圧回路は、第1のゲート酸化膜厚のトランジスタで構成されることを特徴とする請求項1または2記載の半導体記憶装置。 - 前記入出力バッファは、スルーレート制御回路と、ODT制御回路と、スルーレート制御回路で駆動される出力バッファと、ODT制御回路で駆動されるODTバッファとを含み、
前記スルーレート制御回路およびODT制御回路は、前記第3のトランジスタを備えることを特徴とする請求項1記載の半導体記憶装置。 - 前記出力バッファおよびODTバッファは、前記第3のトランジスタを備えることを特徴とする請求項4記載の半導体記憶装置。
- 前記入出力バッファは、スルーレート制御回路と、ODT制御回路と、スルーレート制御回路で駆動される出力バッファと、ODT制御回路で駆動されるODTバッファとを含み、
前記スルーレート制御回路およびODT制御回路は、前記第2のトランジスタを備えることを特徴とする請求項2記載の半導体記憶装置。 - 前記出力バッファおよびODTバッファは、前記第2のトランジスタを備えることを特徴とする請求項6記載の半導体記憶装置。
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Application Number | Priority Date | Filing Date | Title |
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JP2008223510A JP2010062193A (ja) | 2008-09-01 | 2008-09-01 | 半導体記憶装置 |
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JP2008223510A Withdrawn JP2010062193A (ja) | 2008-09-01 | 2008-09-01 | 半導体記憶装置 |
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