JP5343544B2 - 半導体メモリ、半導体装置およびシステム - Google Patents

Description

本発明は、電源電圧より高い電圧を生成する電圧供給回路を有する半導体メモリおよび半導体装置に関する。

ゲートに高電圧が印加されるｐＭＯＳトランジスタでは、ゲート誘導ドレインリーク（ＧＩＤＬ；Ｇａｔｅｄ Ｉｎｄｕｃｅｄ Ｄｒａｉｎ Ｌｅａｋａｇｅ）電流が発生しやすい。ＧＩＤＬ電流は、ゲート電圧に依存してトランジスタの基板からドレイン（またはソース）に流れる電流である。ＧＩＤＬ電流は、ゲート電圧とドレイン電圧（又はソース電圧）の差が大きいトランジスタで発生しやすい。ｎＭＯＳトランジスタにおいても、ゲート電圧とドレイン電圧（又はソース電圧）の差が大きいと、ドレイン（またはソース）から基板に流れるＧＩＤＬ電流が発生する。

一般に、高電圧は、ポンピング回路等の電圧供給回路により生成される。例えば、ポンピング回路は、半導体装置の動作状態に応じて高電圧の供給能力を変更する（例えば、特許文献１参照）。高電圧がポンピング回路により生成されるとき、電圧供給回路の動作頻度は、ＧＩＤＬ電流の発生により増え、消費電流は増加する。ＧＩＤＬ電流を削減するために、例えば、ゲート電圧は、トランジスタが動作しないスタンバイ期間に高電圧より低い値に設定される（例えば、特許文献２および特許文献３参照）。
特開２００３−１０９３８１号公報 特開２００５−１５８２２３号公報 特開２００８−１３５０９９号公報

トランジスタに供給される高電圧が、トランジスタの動作に伴い低い値から高い値に変更されるとき、高電圧は所望の値に迅速に上昇させる必要がある。このため、ＧＩＤＬ電流を減らすために高電圧の値を切り替える手法では、電圧供給回路による高電圧の供給能力は、十分に大きくする必要がある。この結果、電圧供給回路の消費電流は増加し、半導体メモリの消費電流は増加する。

本発明の目的は、半導体メモリの消費電流を削減することである。

半導体メモリは、電圧供給回路および制御回路を有する。電圧供給回路は、内部回路がスタンバイ状態であるときに第１電圧をワード線に供給し、内部回路がアクティブ状態であるときに第１電圧よりも高い第２電圧をワード線に供給する。制御回路は、内部回路がスタンバイ状態からアクティブ状態に切り替わるとともにワード線に第２電圧が供給された場合に、電圧供給回路の駆動能力を切り替えることを指示する。

電圧供給回路の駆動能力は、内部回路がスタンバイ状態からアクティブ状態へ切り替えられ、ワード線が第１電圧から第２電圧に変更されるときに大きくなり、その他の期間では小さくなる。電圧供給回路の駆動能力が大きい期間を最小限にすることで、電圧供給回路の消費電流を小さくできる。この結果、半導体メモリの消費電流を削減できる。

以下、図面を用いて実施形態を説明する。図中、太線で示した信号線は、複数本を示す。また、太線が接続されているブロックの一部は、複数の回路を有する。信号が伝達される信号線には、信号名と同じ符号を使用する。末尾に”Ｚ”が付く信号は、正論理を示している。先頭に”／”の付く信号および末尾に”Ｘ”が付く信号は、負論理を示している。図中の二重の四角印は、外部端子を示している。外部端子は、例えば、半導体チップ上のパッド、あるいは半導体チップが収納されるパッケージのリードである。外部端子を介して供給される信号には、端子名と同じ符号を使用する。

図１は、一実施形態における半導体メモリＭＥＭを示している。例えば、半導体メモリＭＥＭは、ＳＤＲＡＭである。半導体メモリＭＥＭは、クロック信号ＣＬＫに同期して動作するが、クロック信号ＣＬＫに非同期で動作してもよい。半導体メモリＭＥＭは、システムＬＳＩ等に搭載されるメモリマクロ（ＩＰ）として設計されてもよく、パッケージに封入された半導体記憶装置として設計されてもよい。

半導体メモリＭＥＭは、例えば、シリコン基板上にＣＭＯＳプロセスを使用して形成される。半導体メモリＭＥＭは、クロックバッファ１０、アドレスバッファ１２、コマンドデコーダ１４、リフレッシュ制御部１６、アドレス制御部１８、モードレジスタ２０、コア制御部２２、ＶＰＰ生成部２４、ＶＩＩ生成部２６、ＶＮＮ生成部２８、データ入出力バッファ３０、データ制御部３２およびメモリコア３４を有している。

クロックバッファ１０は、クロック端子を介してクロック信号ＣＬＫを受け、内部クロック信号ＩＣＬＫを出力する。内部クロック信号ＩＣＬＫは、クロックに同期して動作する回路に供給される。アドレスバッファ１２は、アドレス端子を介してアドレス信号ＡＤを受け、受けたアドレス信号をアドレス制御部１８に出力する。特に、限定されないが、アドレス端子ＡＤの少なくとも一部は、ロウアドレス信号ＲＡＤとコラムアドレス信号ＣＡＤとを順次に受ける。すなわち、半導体メモリＭＥＭは、アドレス信号ＲＡＤおよびコラムアドレス信号ＣＡＤを共通のアドレス端子ＡＤを用いて異なるタイミングで受けるアドレスマルチプレクスタイプである。

コマンドデコーダ１４は、コマンド端子を介してコマンド信号ＣＭＤを受け、受けた信号を解読し、メモリコア３４を動作させるための内部コマンド信号を出力する。コマンド信号ＣＭＤは、例えば、チップセレクト信号／ＣＳ、ロウアドレスストローブ信号／ＲＡＳ、コラムアドレスストローブ信号／ＣＡＳおよび書き込みイネーブル信号／ＷＥを含む。内部コマンド信号は、アクティブ信号ＡＣＴＶ、読み出し信号ＲＤ、書き込み信号ＷＲ、プリチャージ信号ＰＲＥ、リフレッシュ信号ＲＥＦ、セルフリフレッシュ開始信号ＳＥＬＦＳ、セルフリフレッシュ終了信号ＳＥＬＦＥおよびモードレジスタ設定信号を含む。

リフレッシュ制御部１６は、リフレッシュ信号ＲＥＦに同期して、リフレッシュ信号ＲＥＦＺを出力するとともに、リフレッシュアドレス信号ＲＥＦＡＤを更新する。リフレッシュアドレス信号ＲＥＦＡＤは、ロウアドレス信号である。リフレッシュ制御部１６は、セルフリフレッシュ開始信号ＳＥＬＦＳを受けたときに、半導体メモリＭＥＭの動作モードを通常動作モードからセルフリフレッシュモードに切り替える。リフレッシュ制御部１６は、セルフリフレッシュモード中に、所定の周期でリフレッシュ信号ＲＥＦＺを出力し、リフレッシュ信号ＲＥＦＺに同期してリフレッシュアドレス信号ＲＥＦＡＤおよび切り替えブロック信号ＶＩＩＢＬＫをそれぞれ更新する。セルフリフレッシュモードは、スタンバイモードの一種である。スタンバイ状態では、半導体メモリＭＥＭは、外部コマンドの受け付けを禁止し、周期的にセルフリフレッシュ動作のみを実行する。

さらに、リフレッシュ制御部１６は、セルフリフレッシュ終了信号ＳＥＬＦＥを受けたときに、半導体メモリＭＥＭの動作モードをセルフリフレッシュモードから通常動作モードに切り替える。通常動作モード中、リフレッシュ信号ＲＥＦＺおよびリフレッシュアドレス信号ＲＥＦＡＤは、リフレッシュ信号ＲＥＦのみに基づいて生成される。特に限定されないが、通常動作モード中、切り替えブロック信号ＶＩＩＢＬＫの値は更新されない。

アドレス制御部１８は、通常動作モード中にアドレスバッファ１２からのアドレス信号ＡＤをロウアドレス信号ＲＡＤまたはコラムアドレス信号ＣＡＤとして出力する。アドレス制御部１８は、セルフリフレッシュモード中に、リフレッシュ制御部１６からのリフレッシュアドレス信号ＲＥＦＡＤをロウアドレス信号ＲＡＤとして出力する。

モードレジスタ２０は、例えば、モードレジスタ設定コマンドとともに供給されるアドレス信号ＡＤに応じて設定される。アドレス信号ＡＤは、アドレス制御部１８から供給される。モードレジスタ２０により、バースト長やリードレイテンシなどの半導体メモリＭＥＭの動作仕様が変更される。

コア制御部２２は、アクティブ信号ＡＣＴＶ、読み出し信号ＲＤ、書き込み信号ＷＲ、リフレッシュ信号ＲＥＦＺおよびモードレスジタ２０からの設定信号に応じて、メモリコア３４の動作を制御する制御信号ＣＴＬを出力する。コア制御部２２は、アクティブ信号ＡＣＴＶおよびリフレッシュ信号ＲＥＦＺに応答して、所定の期間だけアクティブ信号ＶＰＡＣＴＺを高レベルに活性化する。例えば、所定の期間は、読み出し動作および書き込み動作の１サイクル分の期間である。

ＶＰＰ生成部２４は、電源端子を介して供給される電源電圧ＶＤＤを使用して、電源電圧ＶＤＤより高い一定の昇圧電圧ＶＰＰを生成し、生成した電圧をメモリコア３４に供給する。昇圧電圧ＶＰＰは、メインワード線ＭＷＬＸおよびサブワード線ＷＬの高レベル電圧等に使用される。後述するように、ＶＰＰ生成部２４は、検知信号ＤＥＴＺとともに受けるアクティブ信号ＶＰＡＣＴＺの高レベル期間に、昇圧電圧ＶＰＰの供給能力を一時的に大きくする。

ＶＩＩ生成部２６は、電源電圧ＶＤＤを降圧して一定の内部電源電圧ＶＩＩを生成する。内部電源電圧ＶＩＩは、外部端子に接続された回路を除くほとんどの回路に供給される。なお、内部電源電圧ＶＩＩは、電源電圧ＶＤＤと同じ値でもよい。

ＶＮＮ生成部２８は、電源電圧ＶＤＤおよび接地電圧ＶＳＳを使用して一定の負電圧ＶＮＮを生成し、生成した電圧をメモリコア３４に供給する。負電圧ＶＮＮは、メインワード線ＭＷＬＸおよびサブワード線ＷＬの低レベル電圧等に使用される。なお、ＶＮＮ生成部２８が設けられないとき、低レベル電圧は接地電圧ＶＳＳに設定される。

特に限定されないが、電源電圧ＶＤＤ、昇圧電圧ＶＰＰ、内部電源電圧ＶＩＩおよび負電圧ＶＮＮは、１．８Ｖ、２．７Ｖ、１．６Ｖ、−０．５Ｖである。なお、半導体メモリＭＥＭは、ビット線ＢＬ、／ＢＬのプリチャージ電圧を生成する電圧生成部も有している。

さらに、半導体メモリＭＥＭは、電源電圧ＶＤＤより高く昇圧電圧ＶＰＰより低い高レベル電圧を生成する電圧生成部を有していてもよい。この高レベル電圧は、ビット線ＢＬ（または／ＢＬ）をセンスアンプＳＡに接続するｎＭＯＳトランジスタをオンするためのゲート電圧として使用される。あるいは、この高レベル電圧は、ビット線ＢＬ（または／ＢＬ）をプリチャージ電圧線に接続するｎＭＯＳトランジスタをオンするためのゲート電圧として使用される。

データ入出力バッファ３０は、読み出し動作時に、メモリコア３４からデータバスＤＢ、ＩＤＱを介して転送される読み出しデータをデータ端子ＤＱに出力する。データ入出力バッファ３０は、書き込み動作時に、データ端子ＤＱを介して供給される書き込みデータを受信し、受信したデータをデータバスＩＤＱ、ＤＢを介してメモリコア３４に転送する。

データ制御部３２は、例えば、読み出し動作時に動作する並列直列変換回路および書き込み動作時に動作する直列並列変換回路を有している。並列直列変換回路は、メモリコア３４からデータバスＤＢに出力される並列の読み出しデータを直列データに変換し、データバスＩＤＱに順次に出力する。直列並列変換回路は、データバスＩＤＱに順次に供給される直列の書き込みデータを並列データに変換し、データバスＤＢに出力する。特に限定されないが、データバスＤＢとデータバスＩＤＱのビット数の比率は、４：１である。

メモリコア３４は、メモリセルアレイＡＲＹ、ロウ制御部ＲＣＴＬ、プリチャージ回路ＰＲＥ、センスアンプＳＡ、コラムスイッチＣＳＷ、コラムデコーダＣＤＥＣ、リードアンプＲＡおよびライトアンプＷＡを有している。

メモリセルアレイＡＲＹは、マトリックス状に配置された複数のダイナミックメモリセルＭＣと、図の横方向に並ぶメモリセルＭＣの列に接続された複数のサブワード線ＷＬと、図の縦方向に並ぶメモリセルＭＣの列に接続された複数のビット線対ＢＬ、／ＢＬとを有している。メモリセルＭＣは、データを電荷として保持するためのキャパシタと、このキャパシタの一端をビット線ＢＬ（または／ＢＬ）に接続するためのトランスファトランジスタとを有している。キャパシタの他端は、基準電圧線に接続されている。基準電圧線に供給される基準電圧は、例えば、プリチャージ電圧と同じである。なお、メモリセルアレイＡＲＹは、図４に示すように、複数のロウブロックＲＢＬＫ（ＲＢＬＫ０−３）を有している。読み出し動作、書き込み動作およびリフレッシュ動作では、ロウブロックＲＢＬＫ０−３のいずれかが動作する。

ロウ制御部ＲＣＴＬは、ロウデコーダ、メインワード線ドライバＭＷＬＤＲＶ（図４）、サブワードデコーダＳＷＤＥＣ（図４）および高レベル制御部ＨＬＶＬＣＴＬ（図４）を有している。ロウデコーダは、ロウアドレス信号ＲＡＤをデコードし、ロウデコード信号を生成する。メインワード線ドライバＭＷＬＤＲＶは、ロウデコード信号に応じてメインワード線信号ＭＷＬＸを生成する。サブワードデコーダＳＷＤＥＣは、メインワード線信号ＭＷＬＸとロウデコード信号に応じて、サブワード線ＷＬを駆動する。高レベル制御部ＨＬＶＬＣＴＬは、メインワード線ドライバＭＷＬＤＲＶに出力する高レベル電圧を切り替える。また、高レベル制御部ＨＬＶＬＣＴＬは、ロウブロックＲＢＬＫ０−３のいずれかに対応するメインワード線ＭＷＬＸの高レベル電圧を、昇圧電圧ＶＰＰから内部電源電圧ＶＩＩに切り替えるときに検知信号ＤＥＴＺを出力する。

さらに、ロウ制御部ＲＣＴＬは、セルフリフレッシュモード中に、切り替えブロック信号ＶＩＩＢＬＫが示すロウブロックＲＢＬＫの高レベル電圧ＨＬＶＬ（ＨＬＶＬ０−３のいずれか）を、昇圧電圧ＶＰＰから内部電源電圧ＶＩＩに切り替える。後述するように、電圧の切り替えは、設定信号ＶＩＩＳＥＴ（ＶＩＩＳＥＴ０Ｚ−３Ｚのいずれか）に同期して行われる。但し、ロウ制御部ＲＣＴＬは、通常動作モード中に設定信号ＶＩＩＳＥＴの出力を禁止する。これにより、通常動作モード中に高レベル電圧ＨＬＶＬが昇圧電圧ＶＰＰから内部電源電圧ＶＩＩに切り替わることが禁止される。これにより、電圧の切り替えに伴う余分な電力の消費を削減できる。

プリチャージ回路ＰＲＥは、動作していないセンスアンプＳＡに接続されたビット線対ＢＬ、／ＢＬをプリチャージ電圧に設定する。センスアンプＳＡは、メモリセルアレイＡＲＹのアクティブ期間およびリフレッシュ動作期間に動作し、ビット線ＢＬ、／ＢＬの電圧差を増幅する。

コラムデコーダＣＤＥＣは、読み出し動作および書き込み動作においてアクセスされるメモリセルＭＣに接続されたビット線対ＢＬ、／ＢＬを選択するために、コラムアドレス信号ＣＡＤをデコードする。コラムスイッチＣＳＷは、コラムデコーダＣＤＥＣからのデコード信号に応じて、ビット線対ＢＬ、／ＢＬをリードアンプＲＡまたはライトアンプＷＡに接続する。

リードアンプＲＡは、読み出しアクセス動作時に、コラムスイッチＣＳＷを介して出力される相補の読み出しデータを増幅する。ライトアンプＷＡは、書き込みアクセス動作時に、データバスＤＢを介して供給される相補の書き込みデータを増幅し、ビット線対ＢＬ、／ＢＬに供給する。

図２は、図１に示したリフレッシュ制御部１６の例を示している。リフレッシュ制御部１６は、ラッチ回路ＬＴ、オシレータＯＳＣ、ＯＲ回路、アドレス生成回路ＡＤＧＥＮおよびシフトレジスタＳＦＴＲを有している。

ラッチ回路ＬＴは、セット端子ＳＥＴに供給されるセルフリフレッシュ開始信号ＳＥＬＦＳに同期してセルフリフレッシュイネーブル信号ＳＥＬＦＥＮＺを活性化する。ラッチ回路ＬＴは、リセット端子ＲＳＴに供給されるセルフリフレッシュ終了信号ＳＥＬＦＥに同期してセルフリフレッシュイネーブル信号ＳＥＬＦＥＮＺを非活性化する。

オシレータＯＳＣは、セルフリフレッシュイネーブル信号ＳＥＬＦＥＮＺの活性化中に、所定の周期でセルフリフレッシュ信号ＳＲＥＦを出力する。リフレッシュ信号ＲＥＦＺの生成周期は、数μｓあるいは数十μｓである。ＯＲ回路は、セルフリフレッシュ信号ＳＲＥＦまたはリフレッシュ信号ＲＥＦを、リフレッシュ信号ＲＥＦＺとして出力する。

アドレス生成回路ＡＤＧＥＮは、リフレッシュ信号ＲＥＦＺに同期して、リフレッシュアドレス信号ＲＥＦＡＤを順次に生成するアドレスカウンタを有している。すなわち、この実施形態では、半導体メモリＭＥＭの外部からのリフレッシュコマンドに応答するリフレッシュ動作は、アドレス生成回路ＡＤＧＥＮにより生成されるリフレッシュアドレス信号ＲＥＦＡＤを用いて実行される（オートリフレッシュ動作）。

シフトレジスタＳＦＴＲは、リフレッシュ信号ＲＥＦＺに同期して、”０”、”１”、”２”、”３”を示す切り替えブロック信号ＶＩＩＢＬＫを順次に生成する。後述するように、切り替えブロック信号ＶＩＩＢＬＫの値は、メインワード線ＭＷＬＸの高レベル電圧を昇圧電圧ＶＰＰから内部電源電圧ＶＩＩに下げるロウブロックＲＢＬＫ０−３の番号を示す。

図３は、図１に示したＶＰＰ生成部２４の例を示している。ＶＰＰ生成部２４は、イネーブル制御回路ＥＮＣＴＬ、オシレータＶＰＰＯＳＣ、レベル検知回路ＬＶＬＤＥＴ、ポンプ制御回路ＶＰＣＴＬ１−４およびポンピング回路ＰＯＭＰ１−４を有している。

イネーブル制御回路ＥＮＣＴＬは、検知信号ＤＥＴＺの立ち上がりエッジに同期してイネーブル信号ＶＰＥＮＺを高レベルに活性化する。イネーブル制御回路ＥＮＣＴＬは、アクティブ信号ＶＰＡＣＴＺの立ち下がりエッジに同期してイネーブル信号ＶＰＥＮＺを低レベルに非活性化する。

オシレータＶＰＰＯＳＣは、所定の周期で発振信号ＶＰＯＳＣＺを出力する。レベル検知回路ＬＶＬＤＥＴは、昇圧電圧ＶＰＰが参照電圧ＶＰＲＥＦより低くなったときに、発振イネーブル信号ＯＳＣＥＮＺを高レベルに活性化する。レベル検知回路ＬＶＬＤＥＴは、昇圧電圧ＶＰＰが参照電圧ＶＰＲＥＦ以上になったときに、発振イネーブル信号ＯＳＣＥＮＺを低レベルに非活性化する。

ポンプ制御回路ＶＰＣＴＬ１−４は、互いに同じ回路である。ポンプ制御回路ＶＰＣＴＬ１は、イネーブル信号ＶＰＥＮＺおよび発振イネーブル信号ＯＳＣＥＮＺが高レベルの期間に、発振信号ＶＰＯＳＣＺをポンピング回路ＰＯＭＰ１に出力する。ポンプ制御回路ＶＰＣＴＬ２−４は、発振イネーブル信号ＯＳＣＥＮＺが高レベルの期間に、発振信号ＶＰＯＳＣＺをポンピング回路ＰＯＭＰ２−４にそれぞれ出力する。

ポンピング回路ＰＯＭＰ１−４は、特に限定されないが、互いに同じ回路である。ポンピング回路ＰＯＭＰ１−４は、ポンプ制御回路ＶＰＣＴＬ１−４からの発振信号ＶＰＯＳＣＺに同期して、昇圧電圧ＶＰＰを生成する。昇圧電圧ＶＰＰは、例えば、カップリング容量を利用してポンピング動作により電源電圧ＶＤＤを昇圧することで生成される。ポンピング回路ＰＯＭＰ１は、昇圧電圧ＶＰＰが参照電圧ＶＰＲＥＦより低いときで、イネーブル信号ＶＰＥＮＺが活性化されているときのみ動作する。ポンピング回路ＰＯＭＰ２−４は、昇圧電圧ＶＰＰが参照電圧ＶＰＲＥＦより低いときに常に動作する。このように、ＶＰＰ生成部２４は、イネーブル信号ＶＰＥＮＺの論理レベルに応じて、昇圧電圧ＶＰＰの駆動能力を切り替える。

図４は、図１に示したロウ制御部ＲＣＴＬの例を示している。高レベル制御部ＨＬＶＬＣＴＬは、ロウブロックＲＢＬＫ０−３の各々に対応して、切り替え制御回路ＳＷＣＴＬ、電源切換回路ＰＷＲＳＷおよび低エッジ検知回路ＬＥＤＥＴを有している。切り替え制御回路ＳＷＣＴＬ、電源切換回路ＰＷＲＳＷおよび低エッジ検知回路ＬＥＤＥＴは、図５で説明する。

各メインワード線ドライバＭＷＬＤＲＶは、ロウデコーダからのロウデコード信号に応じて、メインワード線信号ＭＷＬＸを出力する。各ロウブロックＲＢＬＫ０−３がアクセスされるときに、各ロウブロックＲＢＬＫ０−３に対応するメインワード線信号ＭＷＬＸの１つが低レベルに活性化される。メインワード線信号ＭＷＬＸの高レベル電圧は、高レベル電圧線ＨＬＶＬ（ＨＬＶＬ０−３）から供給される昇圧電圧ＶＰＰまたは内部電源電圧ＶＩＩである。メインワード線信号ＭＷＬＸの低レベル電圧は、負電圧ＶＮＮである。

低レベルのメインワード線信号ＭＷＬＸを受けるサブワードデコーダＳＷＤＥＣは、ロウデコーダからのロウデコード信号に応じて、サブワード線ＷＬを高レベルに活性化する。サブワード線ＷＬの活性化レベルは、昇圧電圧ＶＰＰである。サブワード線ＷＬの非活性化レベルは、負電圧ＶＮＮである。この実施形態では、１本のメインワード線ＭＷＬに対応して４本のサブワード線ＷＬが配線されるメインワード線ドライバＭＷＬＤＲＶを選択するロウデコード信号と、サブワードデコーダＳＷＤＥＣを選択するロウデコード信号とは、ロウアドレス信号ＲＡＤのビット番号が異なる。

図５は、図４に示したメインワード線ドライバＭＷＬＤＲＶおよびサブワードデコーダＳＷＤＥＣの例を示している。メインワード線ドライバＭＷＬＤＲＶは、ソースが高レベル電圧線ＨＬＶＬに接続されたｐＭＯＳトランジスタＰＭ１と、ソースが負電圧線ＶＮＮに接続されたｎＭＯＳトランジスタＮＭ１とを有している。トランジスタＰＭ１、ＮＭ１は、ＣＭＯＳインバータとして動作する。メインワード線ドライバＭＷＬＤＲＶは、例えば上位のロウアドレス信号ＲＡＤをプリデコードして得られるロウデコード信号ＶＮＷＬが高レベルのときに（選択状態）、メインワード信号ＭＷＬＸを低レベルＶＮＮに活性化する。メインワード線ドライバＭＷＬＤＲＶは、ロウデコード信号ＶＮＷＬが低レベルのときに（非選択状態）、メインワード信号ＭＷＬＸを高レベルＶＰＰに非活性化する。

サブワードデコーダＳＷＤＥＣは、サブワード活性化信号線ＳＷＤＺと負電圧線ＶＮＮの間に直列に配置されたｐＭＯＳトランジスタＰＭ２およびｎＭＯＳトランジスタＮＭ２と、サブワード線ＷＬと負電圧線ＶＮＮの間に配置されたｎＭＯＳトランジスタＮＭ３とを有している。トランジスタＰＭ２、ＮＭ２は、ＣＭＯＳインバータとして動作する。トランジスタＰＭ２、ＮＭ２のゲートは、メインワード信号ＭＷＬＸに接続されている。トランジスタＮＭ３のゲートは、サブワード活性化信号ＳＷＤＸを受けている。

トランジスタＰＭ２は、サブワード線ＷＬを高レベルＶＰＰに駆動するために設けられる。トランジスタＮＭ２、ＮＭ３は、サブワード線ＷＬをリセットレベルＶＮＮに設定するために設けられる。ワードリセット信号ＷＬＲＳＴＺは、サブワード線ＷＬが非選択状態のときに、サブワード線ＷＬを負電圧ＶＮＮにするために高レベルに設定される。

サブワード線ＷＬが非選択状態（ＶＮＮ）のとき、サブワードデコーダＳＷＤＥＣのトランジスタＰＭ２は、ゲートで昇圧電圧ＶＰＰまたはＶＩＩ（ＭＷＬＸ）を受け、ソースおよびドレインで負電圧ＶＮＮ（ＳＷＤＺ、ＷＬ）を受ける。また、サブワード線ＷＬが非選択状態（ＶＮＮ）のとき、メインワード線ドライバＭＷＬＤＲＶのトランジスタＮＭ１は、ゲートで負電圧ＶＮＮ（ＶＮＷＬ）を受け、ドレインで昇圧電圧ＶＰＰまたはＶＩＩ（ＭＷＬＸ）を受ける。後述するように、メインワード線ＭＷＬＸが選択されないロウブロックＲＢＬＫでは、高レベル電圧ＨＬＶＬは、内部電源電圧ＶＩＩに設定される。これにより、トランジスタＰＭ２、ＮＭ１でＧＩＤＬ電流が発生する期間を最小限にできる。

図６は、図４に示した高レベル制御部ＨＬＶＬＣＴＬの例を示している。図６では、ロウブロックＲＢＬＫ０に対応する切り替え制御回路ＳＷＣＴＬ、電源切換回路ＰＷＲＳＷおよび低エッジ検知回路ＬＥＤＥＴを示している。ＯＲ回路は、制御部ＨＬＶＬＣＴＬの外側に配置されてもよい。ＯＲ回路は、検知信号ＤＥＴ０Ｚ−ＤＥＴ３Ｚのいずれかに同期して検知信号ＤＥＴＺを出力する。ロウブロックＲＢＬＫ１−３に対応する切り替え制御回路ＳＷＣＴＬ、電源切換回路ＰＷＲＳＷおよび低エッジ検知回路ＬＥＤＥＴは、信号線に付けた番号が異なることを除き図６と同じである。鉤形を付したトランジスタはｐＭＯＳトランジスタである。鉤形のないトランジスタはｎＭＯＳトランジスタである。

切り替え制御回路ＳＷＣＴＬは、設定信号ＶＰＰＳＥＴ０Ｚ（パルス信号）に同期して高レベル設定信号ＶＰＰ０Ｘを低レベル（ＶＳＳ）に活性化する。切り替え制御回路ＳＷＣＴＬは、設定信号ＶＩＩＳＥＴ０Ｚ（パルス信号）に同期して高レベル設定信号ＶＰＰ０Ｘを高レベル（ＶＰＰ）に非活性化する。設定信号ＶＰＰＳＥＴ０Ｚ、ＶＩＩＳＥＴ０Ｚは、ロウ制御部ＲＣＴＬ内で生成される。設定信号ＶＰＰＳＥＴ０Ｚは、ロウブロックＲＢＬＫ０のサブワード線ＷＬのいずれかが活性化されるときに生成される。すなわち、設定信号ＶＰＰＳＥＴ０Ｚは、ロウブロックＲＢＬＫ０に対応するリフレッシュ信号ＲＥＦＺおよびロウブロックＲＢＬＫ０に対応するアクティブ信号ＡＣＴＶに同期して生成される。設定信号ＶＩＩＳＥＴ０Ｚは、ロウブロックＲＢＬＫ０が非活性化中に、切り替えブロック信号ＶＩＩＢＬＫがロウブロックＲＢＬＫ０を示しているときに、リフレッシュ信号ＲＥＦＺに同期して生成される。図８から図１０に示すように、設定信号ＶＰＰＳＥＴ１−３Ｚ、ＶＩＩＳＥＴ１−３Ｚも、設定信号ＶＰＰＳＥＴ０Ｚ、ＶＩＩＳＥＴ０Ｚと同様に生成される。

電源切換回路ＰＷＲＳＷは、高レベル設定信号ＶＰＰ０Ｘが低レベルのときに、高レベル電圧線ＨＬＶＬ０に昇圧電圧ＶＰＰを供給する。電源切換回路ＰＷＲＳＷは、高レベル設定信号ＶＰＰ０Ｘが高レベルのときに、高レベル電圧線ＨＬＶＬ０に内部電源電圧ＶＩＩを供給する。

低エッジ検知回路ＬＥＤＥＴは、高レベル設定信号ＶＰＰ０Ｘが設定信号ＶＰＰＳＥＴ０Ｚに同期して高レベルから低レベルに変化するときに、検知信号ＤＥＴ０Ｚを出力する。すなわち、低エッジ検知回路ＬＥＤＥＴは、高レベル設定信号ＶＰＰ０Ｘの立ち下がりエッジを検知したときに、設定信号ＶＰＰＳＥＴ０Ｚのパルス幅と同じパルス幅を有する検知信号ＤＥＴ０Ｚを出力する。

図７は、図１に示した半導体メモリＭＥＭが搭載されるシステムＳＹＳの例を示している。システムＳＹＳ（ユーザシステム）は、例えば、携帯電話や携帯ゲーム等の携帯機器の少なくとも一部を示している。なお、システムＳＹＳは、ビデオレコーダやパーソナルコンピュータ等のコンピュータ装置の少なくとも一部でもよい。なお、後述する実施形態においても、半導体メモリＭＥＭは、図７と同様のシステムＳＹＳに搭載される。

システムＳＹＳは、システムオンチップＳｏＣを有している。あるいは、システムＳＹＳは、マルチチップパッケージＭＣＰ、システムインパッケージＳｉＰ、チップオンチップＣｏＣ、パッケージオンパッケージＰｏＰあるいはプリント基板の形態でもよい。

例えば、ＳｏＣは、半導体メモリＭＥＭ、半導体メモリＭＥＭをアクセスするメモリコントローラＭＣＮＴ、フラッシュメモリＦＬＡＳＨ、フラッシュメモリＦＬＡＳＨをアクセスするメモリコントローラＦＣＮＴ、およびシステム全体を制御するＣＰＵ（メインコントローラ）を有している。ＣＰＵおよびメモリコントローラＭＣＮＴ、ＦＣＮＴは、システムバスＳＢＵＳにより互いに接続されている。ＳｏＣは、外部バスＳＣＮＴを介して上位のシステムに接続される。システムバスＳＢＵＳには、他の周辺回路チップが接続されてもよい。

ＣＰＵは、半導体メモリＭＥＭをアクセスするために、読み出しパケット（読み出しアクセス要求）および書き込みパケット（書き込みアクセス要求）をメモリコントローラＭＣＮＴに出力する。メモリコントローラＭＣＮＴは、ＣＰＵからの指示に基づいて、半導体メモリＭＥＭにコマンド信号ＣＭＤ、アドレス信号ＡＤおよび書き込みデータ信号ＤＱを出力し、半導体メモリＭＥＭから読み出しデータ信号ＤＱを受ける。半導体メモリＭＥＭがＤＲＡＭのとき、メモリコントローラＭＣＮＴは、リフレッシュコマンドを半導体メモリＭＥＭに周期的に出力する。

ＣＰＵは、フラッシュメモリＦＬＡＳＨをアクセスするために、読み出しパケット（読み出しアクセス要求）、書き込みパケット（書き込みアクセス要求）および消去パケット（消去要求）をメモリコントローラＦＣＮＴに出力する。メモリコントローラＦＣＮＴは、ＣＰＵからの指示に応じて、コマンド信号ＣＭＤおよび書き込みデータ信号ＤＴをフラッシュメモリＦＬＡＳＨに出力し、読み出しデータ信号ＤＴおよびビジー信号ＢＳＹをフラッシュメモリＦＬＡＳＨから受ける。アドレス信号は、データ線ＤＴを介してフラッシュメモリＦＬＡＳＨに伝達される。

なお、システムＳＹＳにメモリコントローラＭＣＮＴを設けることなく、コマンド信号ＣＭＤおよびアドレス信号ＡＤを、ＣＰＵから半導体メモリＭＥＭに直接出力してもよい。また、システムＳＹＳは、ＣＰＵと半導体メモリＭＥＭのみを有していてもよい。このとき、ＣＰＵは、メモリコントローラとして動作する。

図８は、図２に示したリフレッシュ制御部１６、図３に示したＶＰＰ生成部２４および図６に示した高レベル制御部ＨＬＶＬＣＴＬの動作の例を示している。コマンドデコーダ１４は、コマンド端子を介してメモリコントローラＭＣＮＴからセルフリフレッシュコマンド受けると、リフレッシュ開始信号ＳＥＦＬＳ（パルス信号）を出力する（図８（ａ））。これにより、半導体メモリＭＥＭは、セルフリフレッシュモード（スタンバイモード）にエントリする。この例では、セルフリフレッシュモードの開始時に、全てのロウブロックＲＢＬＫ０−３の高レベル設定信号ＶＰＰ０Ｘ−ＶＰＰ３Ｘは低レベルに設定されている（図８（ｂ、ｃ、ｄ、ｅ））。このため、高レベル電圧線ＨＬＶＬ０−３は、昇圧電圧ＶＰＰに設定されている。

セルフリフレッシュモード中、図２に示したオシレータＯＳＣが動作し、セルフリフレッシュ信号ＲＥＦＺを周期的に出力する（図８（ｆ））。例えば、リフレッシュアドレス信号ＲＥＦＡＤおよび切り替えブロック信号ＶＩＩＢＬＫは、リフレッシュ信号ＲＥＦＺの立ち下がりエッジに応答して、所定時間後に更新される（図８（ｇ））。このため、セルフリフレッシュ動作は、更新される前のリフレッシュアドレス信号ＲＥＦＡＤを用いて実行される。ロウブロックＲＢＬＫ（ＲＢＬＫ０−３の１つ）がリフレッシュ動作を実行している間、すなわち、ロウブロックＲＢＬＫのアクティブ期間に、アクティブ信号ＶＰＡＣＴＺが活性化される（図８（ｈ））。

図８において、リフレッシュアドレス信号ＲＥＦＡＤの上位の桁は、リフレッシュ動作を実行するロウブロックＲＢＬＫの番号を示している。下位の桁は、リフレッシュ動作を実行するメモリセルＭＣが接続されたサブワード線ＷＬの番号を示している。この例では、説明を簡単にするために、各ロウブロックＲＢＬＫ０−３は、８本のサブワード線ＷＬ０−７を有するとする。実際には、各ロウブロックＲＢＬＫ０−３は、例えば、２５６本のサブワード線ＷＬ０−２５５を有する。切り替えブロック信号ＶＩＩＢＬＫの数値は、上述したように、メインワード線ＭＷＬＸの高レベル電圧を昇圧電圧ＶＰＰから内部電源電圧ＶＩＩに下げるロウブロックＲＢＬＫの番号を示す。

この例では、半導体メモリＭＥＭがセルフリフレッシュモードにエントリしたときに、リフレッシュアドレス信号ＲＥＦＡＤはロウブロックＲＢＬＫ０のサブワード線ＷＬ０を示している。このため、ロウブロックＲＢＬＫ０のサブワード線ＷＬ０−７の活性化とともに設定信号ＶＰＰＳＥＴ０Ｚが８回連続して活性化される（図８（ｉ））。ロウブロックＲＢＬＫ０のリフレッシュ動作は、８回連続して実行される。このように、セルフリフレッシュ動作は、１つのロウブロックＲＢＬＫのサブワード線ＷＬ０−７を順次に選択した後、ロウブロックＲＢＬＫを切り替えながら実行される。通常動作モード中に、外部リフレッシュコマンドに応答して実行されるオートリフレッシュ動作も同様である。以降、リフレッシュ動作を実行するロウブロックＲＢＬＫをリフレッシュブロックとも称する。

最初のリフレッシュ動作時に、切り替えブロック信号ＶＩＩＢＬＫの値は、ロウブロックＲＢＬＫ０を示している。しかし、ロウブロックＲＢＬＫ０が活性化されるため、設定信号ＶＩＩＳＥＴ０Ｚは生成されない（図８（ｊ））。したがって、高レベル設定信号ＶＰＰ０Ｘは、低レベルに保持され、昇圧電圧ＶＰＰを有する高レベル電圧ＨＬＶＬ０がメインワード線ドライバＭＷＬＤＲＶに供給される（図８（ｋ））。

２番目のリフレッシュ動作時に、切り替えブロック信号ＶＩＩＢＬＫの値は、ロウブロックＲＢＬＫ１を示している。ロウブロックＲＢＬＫ１は非活性化中のため、設定信号ＶＩＩＳＥＴ１Ｚは、リフレッシュ信号ＲＥＦＺに同期して活性化される（図８（ｌ））。ロウブロックＲＢＬＫ１に対応する切り替え制御回路ＳＷＣＴＬは、設定信号ＶＩＩＳＥＴ１Ｚに同期して高レベル設定信号ＶＰＰ１Ｘを高レベルに非活性化する（図８（ｍ））。これにより、ロウブロックＲＢＬＫ１に対応するメインワード線ドライバＭＷＬＤＲＶに供給される高レベル電圧ＨＬＶＬ１は、昇圧電圧ＶＰＰから内部電源電圧ＶＩＩに切り替えられる（図８（ｎ））。これにより、セルフリフレッシュモード中に、ロウブロックＲＢＬＫ１に対応するメインワード線ドライバＭＷＬＤＲＶで発生するＧＩＤＬ電流は削減される。

同様にして、３番目および４番目のリフレッシュ動作時に、ロウブロックＲＢＬＫ２−３に対応する設定信号ＶＩＩＳＥＴ２Ｚ−３Ｚが順次に生成され（図８（ｏ、ｐ））、高レベル電圧ＨＬＶＬ０２−３は、昇圧電圧ＶＰＰから内部電源電圧ＶＩＩに順次に切り替えられる（図８（ｑ、ｒ））。この後、ロウブロックＲＢＬＫ０がリフレッシュブロックの間、設定信号ＶＩＩＳＥＴ１Ｚ−３Ｚが順次に生成される（図８（ｓ、ｔ、ｕ））。高レベル電圧ＨＬＶＬ０は、内部電源電圧ＶＩＩに保持される（図８（ｖ、ｗ、ｘ））。これにより、セルフリフレッシュモード中に、ロウブロックＲＢＬＫ２−３に対応するメインワード線ドライバＭＷＬＤＲＶで発生するＧＩＤＬ電流は削減される。

８番目のリフレッシュ動作により、ロウブロックＲＢＬＫ０の全てのサブワード線ＷＬ０−７のリフレッシュ動作が完了する。これにより、リフレッシュブロックは、ロウブロックＲＢＬＫ０からロウブロックＲＢＬＫ１に切り替えられる。９番目のリフレッシュ動作は、ロウブロックＲＢＬＫ１のサブワード線ＷＬ０に接続されたメモリセルＭＣで実行される。このとき、切り替えブロック信号ＶＩＩＢＬＫは、ロウブロックＲＢＬＫ０を示している。ロウブロックＲＢＬＫ０は非活性化中のため、設定信号ＶＩＩＳＥＴ０Ｚは、リフレッシュ信号ＲＥＦＺに同期して活性化される（図８（ｙ））。高レベル設定信号ＶＰＰ０Ｘは、高レベルに非活性化され（図８（ｚ））、高レベル電圧ＨＬＶＬ０は、昇圧電圧ＶＰＰから内部電源電圧ＶＩＩに切り替えられる（図８（ａ１））。これにより、セルフリフレッシュモード中に、ロウブロックＲＢＬＫ０に対応するメインワード線ドライバＭＷＬＤＲＶで発生するＧＩＤＬ電流は削減される。

ロウブロックＲＢＬＫ１がリフレッシュブロックのため、９番目のリフレッシュ信号ＲＥＦＺに同期して設定信号ＶＰＰＳＥＴ１Ｚが活性化される（図８（ｂ１））。ロウブロックＲＢＬＫ１に対応する切り替え制御回路ＳＷＣＴＬは、設定信号ＶＰＰＳＥＴ１Ｚに同期して高レベル設定信号ＶＰＰ１Ｘを低レベルに活性化する（図８（ｃ１））。これにより、ロウブロックＲＢＬＫ１に対応するメインワード線ドライバＭＷＬＤＲＶに供給される高レベル電圧ＨＬＶＬ１は、内部電源電圧ＶＩＩから昇圧電圧ＶＰＰに切り替えられる（図８（ｄ１））。

また、ロウブロックＲＢＬＫ１に対応する低エッジ検知回路ＬＥＤＥＴは、高レベル設定信号ＶＰＰ１Ｘの立ち下がりエッジに同期して、検知信号ＤＥＴ１Ｚを出力する（図８（ｅ１））。これにより、検知信号ＤＥＴＺが出力される（図８（ｆ１））。すなわち、検知信号ＤＥＴＺは、ワード線ＭＷＬＸ、ＷＬに供給される高レベル電圧ＨＬＶＬ１が内部電源電圧ＶＩＩから昇圧電圧ＶＰＰに切り替えられることを検知して出力される。

図３に示したイネーブル制御回路ＥＮＣＴＬは、検知信号ＤＥＴＺに同期してイネーブル信号ＶＰＥＮＺを高レベルに活性化する（図８（ｇ１））。イネーブル信号ＶＰＥＮＺの活性化期間は、１回のリフレッシュ動作サイクルにほぼ等しい。ポンピング回路ＰＯＭＰ１は、イネーブル信号ＶＰＥＮＺが高レベルの間に動作し、昇圧電圧ＶＰＰを生成する。４つのポンピング回路ＰＯＭＰ１−４を用いて昇圧電圧ＶＰＰを生成することで、昇圧電圧ＶＰＰの供給能力は高くなる。

高レベル電圧ＨＬＶＬ１が内部電源電圧ＶＩＩから昇圧電圧ＶＰＰに切り替えられるとき、昇圧電圧ＶＰＰの供給能力を高くすることで、高レベル電圧線ＨＬＶＬ１を昇圧電圧ＶＰＰまで迅速に上昇できる。各ロウブロックＲＢＬＫ０−３が２５６本のサブワード線ＷＬを有するとき、高レベル電圧線ＨＬＶＬ１は、６４個のメインワード線ドライバＭＷＬＤＲＶに接続され、負荷が大きい。負荷が大きいときにも、一時的に昇圧電圧ＶＰＰの供給能力を高くすることで、内部電源電圧ＶＩＩから昇圧電圧ＶＰＰに切り替えを迅速にできる。一方、高レベル電圧線ＨＬＶＬ１が昇圧電圧ＶＰＰに保持されている間、昇圧電圧ＶＰＰの供給能力は相対的に低くてもよい。内部電源電圧ＶＩＩから昇圧電圧ＶＰＰへの切り替え時を除いて、低い供給能力で昇圧電圧ＶＰＰを生成することで、半導体メモリＭＥＭの消費電流を削減できる。特に、セルフリフレッシュモード中の消費電流（スタンバイ電流）を削減できる。

この後、上述したようにリフレッシュ動作を実行するロウブロックＲＢＬＫ１では、設定信号ＶＰＰＳＥＴ１Ｚが順次に生成される（図８（ｈ１））。リフレッシュ動作を実行しないロウブロックＲＢＬＫ０、２−３では、切り替えブロック信号ＶＩＩＢＬＫの値に対応する設定信号ＶＩＩＳＥＴ０Ｚ、２Ｚ、３Ｚが順次に生成される（図８（ｉ１、ｊ１、ｋ１））。

図９は、図１に示した半導体メモリＭＥＭにおける通常動作モードＮＲＭからセルフリフレッシュモードＳＥＬＦＲＥＦに切り替わるときの動作の例を示している。リフレッシュブロックＲＥＦＢＬＫがロウブロックＲＢＬＫ１のときの６番目のサブワード線ＷＬ（ＷＬ５）のリフレッシュ動作までは、図８と同じである。ポンピング回路ＰＯＭＰ１に示した斜線は、ポンピング回路ＰＯＭＰ１が動作する期間を示している。ポンピング回路ＰＯＭＰ１は、ロウブロックＲＢＬＫ０−３のいずれかに対応する高レベル電圧線ＨＬＶＬ０−３の電圧が内部電源電圧ＶＩＩから昇圧電圧ＶＰＰに切り替えられるときのみ動作する。

図１０は、図１に示した半導体メモリＭＥＭにおけるセルフリフレッシュモードＳＥＬＦＲＥＦから通常動作モードＮＲＭに切り替わるときの動作の例を示している。図１０は、図９の続きを示している。

コマンドデコーダ１４は、コマンド端子ＣＭＤを介してメモリコントローラＭＣＮＴからセルフリフレッシュ終了コマンド受けると、リフレッシュ終了信号ＳＥＦＬＥ（パルス信号）を出力する（図８（ａ））。これにより、半導体メモリＭＥＭは、セルフリフレッシュモードＳＥＬＦＲＥＦ（スタンバイモード）からイクジットし、通常動作モードＮＲＭ（アクティブモード）に戻る。通常動作モードＮＲＭでは、半導体メモリＭＥＭの外部からアクティブコマンドＡＣＴＶや他のコマンドが供給される。

この例では、メモリコントローラＭＣＮＴは、ロウブロックＲＢＬＫ０をアクセスするためにアクティブコマンドＡＣＴＶを供給する（図１０（ｂ））。アクティブコマンドＡＣＴＶは、白い矢印で示している。ロウ制御部ＲＣＴＬは、アクティブコマンドＡＣＴＶに応答して設定信号ＶＰＰＳＥＴ０Ｚを活性化する（図１０（ｃ））。ロウブロックＲＢＬＫ０に対応する切り替え制御回路ＳＷＣＴＬは、設定信号ＶＰＰＳＥＴ０Ｚに同期して高レベル設定信号ＶＰＰ０Ｘを低レベルに活性化する。そして、高レベル電圧ＨＬＶＬ０は、内部電源電圧ＶＩＩから昇圧電圧ＶＰＰに切り替えられる（図１０（ｄ））。

ロウブロックＲＢＬＫ０に対応する低エッジ検知回路ＬＥＤＥＴは、高レベル設定信号ＶＰＰ０Ｘの立ち下がりエッジに同期して、検知信号ＤＥＴ０Ｚを出力する（図１０（ｅ））。これにより、検知信号ＤＥＴＺが出力され、検知信号ＤＥＴＺに同期してイネーブル信号ＶＰＥＮＺが活性化される（図１０（ｆ））。特に限定されないが、イネーブル信号ＶＰＥＮＺの活性化期間は、１回の読み出し動作サイクルまたは１回の書き込み動作サイクルにほぼ等しい。ポンピング回路ＰＯＭＰ１は、イネーブル信号ＶＰＥＮＺが高レベルの間に動作し、昇圧電圧ＶＰＰを生成する（図１０（ｇ））。ポンピング回路ＰＯＭＰ１に示した斜線は、ポンピング回路ＰＯＭＰ１が動作する期間を示している。この期間に、ＶＰＰ生成部２４は、４つのポンピング回路ＰＯＭＰ１−４を用いて昇圧電圧ＶＰＰを生成する。これにより、ＶＰＰ生成部２４の駆動能力は一時的に高くなる。

次に、ロウブロックＲＢＬＫ２をアクセスするためにアクティブコマンドＡＣＴＶが供給される（図１０（ｈ））。アクティブコマンドＡＣＴＶに同期して設定信号ＶＰＰＳＥＴ２Ｚが活性化される（図１０（ｉ））。しかし、通常動作モードＮＲＭに戻った時点で、ロウブロックＲＢＬＫ２に対応する高レベル電圧ＨＬＶＬ２は、昇圧電圧ＶＰＰに設定されている（図１０（ｊ））。このため電圧の切り替え動作は実行されず、検知信号ＤＥＴ２Ｚも出力されない。

この後、ロウブロックＲＢＬＫ１、ＲＢＬＫ３をアクセスするためにアクティブコマンドＡＣＴＶが順次に供給される（図１０（ｋ、ｌ））。アクティブコマンドＡＣＴＶに応答して設定信号ＶＰＰＳＥＴ１Ｚ、３Ｚが順次に活性化される（図１０（ｍ、ｎ））。そして、高レベル電圧ＨＬＶＬ１、ＨＬＶＬ３は、内部電源電圧ＶＩＩから昇圧電圧ＶＰＰに順次に切り替えられる（図１０（ｏ、ｐ））。

高レベル電圧ＨＬＶＬ１、ＨＬＶＬ３の昇圧電圧ＶＰＰへの切り替えとともに、検知信号ＤＥＴ１Ｚ、ＤＥＴ３Ｚが順次に出力される（図１０（ｑ、ｒ））。これにより、検知信号ＤＥＴＺが出力される。検知信号ＤＥＴＺに同期してイネーブル信号ＶＰＥＮＺが順次に活性化される（図１０（ｓ、ｔ））。ポンピング回路ＰＯＭＰ１は、イネーブル信号ＶＰＥＮＺが高レベルの間に動作し、昇圧電圧ＶＰＰを生成する（図１０（ｕ、ｖ））。この期間に、ＶＰＰ生成部２４の駆動能力は一時的に高くなる。

通常動作モードＮＲＭにおいても、内部電源電圧ＶＩＩから昇圧電圧ＶＰＰへの切り替え時に４つのポンピング回路ＰＯＭＰ１−４を用いて昇圧電圧ＶＰＰを生成することで、昇圧電圧ＶＰＰを迅速に上昇できる。内部電源電圧ＶＩＩから昇圧電圧ＶＰＰに切り替え時を除いて、低い供給能力で昇圧電圧ＶＰＰを生成することで、半導体メモリＭＥＭの消費電流を削減できる。

図１１は、図１に示した半導体メモリＭＥＭのリフレッシュ動作およびアクティブ動作の例を示している。リフレッシュ動作は、リフレッシュコマンドＲＥＦに応答する動作と、セルフリフレッシュモード中の動作を示している。アクティブ動作は、アクティブコマンドＡＣＴＶに応答する動作である。この例では、ロウブロックＲＢＬＫ０のメインワード線ＭＷＬＸ０が選択される。なお、アクセスされない他のロウブロックＲＢＬＫ１−３のメインワード線ＭＷＬＸ０−６３は、内部電源電圧ＶＩＩまたは昇圧電圧ＶＰＰに保持される。

例えば、リフレッシュ動作およびアクティブ動作の前に、図４に示した高レベル電圧ＨＬＶＬ０（ＭＷＬＸ０）が内部電源電圧ＶＩＩに設定されているとする。このとき、リフレッシュ信号ＲＥＦＺまたはアクティブ信号ＡＣＴＶに同期して、高レベル電圧ＨＬＶＬ０が昇圧電圧ＶＰＰに切り替えられる（図１１（ａ））。この後、メインワード線ＭＷＬＸ０は負電圧ＶＮＮに変化する（図１１（ｂ））。ロウブロックＲＢＬＫ０に対応する他のメインワード線ＭＷＬＸ１−６３は、内部電源電圧ＶＩＩに保持される（図１１（ｃ））。リフレッシュ動作の完了後、コア制御部２２は自動的にオートプリチャージ信号ＡＰＲＥを生成する。半導体メモリＭＥＭは、アクティブ動作を終了するときに、コマンド端子ＣＭＤを介してメモリコントローラＭＣＮＴからプリチャージコマンドＰＲＥを受ける。メインワード線ドライバＭＷＬＤＲＶは、オートプリチャージ信号ＡＰＲＥまたはプリチャージ信号ＰＲＥに応答して、メインワード線ＭＷＬＸ０を昇圧電圧ＶＰＰに変化する（図１１（ｄ））。

一方、リフレッシュ動作およびアクティブ動作の前に、高レベル電圧ＨＬＶＬ０（ＭＷＬＸ０）が昇圧電圧ＶＰＰに設定されているとする。このとき、リフレッシュ信号ＲＥＦＺまたはアクティブ信号ＡＣＴＶに同期して、メインワード線ＭＷＬＸ０は負電圧ＶＮＮに変化する（図１１（ｅ））。ロウブロックＲＢＬＫ０に対応する他のメインワード線ＭＷＬＸ１−６３は、昇圧電圧ＶＰＰに保持される（図１１（ｆ））。この後、メインワード線ドライバＭＷＬＤＲＶは、オートプリチャージ信号ＡＰＲＥまたはプリチャージ信号ＰＲＥに応答して、メインワード線ＭＷＬＸ０を昇圧電圧ＶＰＰに変化する（図１１（ｇ））。

なお、メモリコントローラＭＣＮＴは、プリチャージコマンドＰＲＥを任意のタイミングで半導体メモリＭＥＭに供給する。このため、オートプリチャージ信号ＡＰＲＥとプリチャージ信号ＰＲＥの発生タイミングは、同じではない。換言すれば、リフレッシュ動作期間とアクティブ動作期間は、互いに異なる。

図１２は、図３に示したＶＰＰ生成部２４の動作の例を示している。図では、説明を分かりやすくするために、昇圧電圧ＶＰＰの低下を急勾配で記載している。ポンピング回路ＰＯＭＰ１−４に示した斜線は、ポンピング回路ＰＯＭＰ１−４が動作する期間を示している。ポンピング回路ＰＯＭＰ１−４に示した白抜きの期間は、ポンピング回路ＰＯＭＰ１−４が動作を停止している期間を示している。例えば、図１２は、図８から図１０において、高レベル電圧線ＨＬＶＬ（ＨＬＶＬ０−３のいずれか）が内部電源電圧ＶＩＩから昇圧電圧ＶＰＰに切り替えられる前後の期間を示している。イネーブル信号ＶＰＥＮＺは、高レベル電圧線ＨＬＶＬが内部電源電圧ＶＩＩから昇圧電圧ＶＰＰに切り替えられるときに活性化する。

ポンピング回路ＰＯＭＰ１−４が動作を停止しているとき、メインワード線ドライバＭＷＬＤＲＶおよびサブワードデコーダＳＷＤＥＣ等の動作により、昇圧電圧ＶＰＰは徐々に低下する（図１２（ａ））。レベル検知回路ＬＶＬＤＥＴは、昇圧電圧ＶＰＰが参照電圧ＶＰＲＥＦより低くなったときに、発振イネーブル信号ＯＳＣＥＮＺを活性化する（図１２（ｂ））。

ポンピング回路ＰＯＭＰ２−４は、発振イネーブル信号ＯＳＣＥＮＺの高レベル期間に動作し、昇圧電圧ＶＰＰを生成する。ポンピング回路ＰＯＭＰ２−４の動作により、昇圧電圧ＶＰＰは徐々に上昇する（図１２（ｃ））。レベル検知回路ＬＶＬＤＥＴは、昇圧電圧ＶＰＰが参照電圧ＶＰＲＥＦ以上になったときに、発振イネーブル信号ＯＳＣＥＮＺを非活性化する（図１２（ｄ））。

但し、昇圧電圧ＶＰＰが実際に参照電圧ＲＰＲＥＦ以上になってから、ポンピング回路ＰＯＭＰ２−４が動作を停止するまでには時間的なずれがある。例えば、ポンピング回路ＰＯＭＰ２−４は、レベル検知回路ＬＶＬＤＥＴの検知毎に、３回のポンプ動作を実行する。発振信号ＶＰＯＳＣＺに付した矢印は、ポンピング回路ＰＯＭＰ２−４のポンピング動作を示している。ポンピング回路ＰＯＭＰ２−４の間欠的な動作により、昇圧電圧ＶＰＰは、電圧Ｖ１のリプルを生じる。

本実施形態と異なり、常に同じ数のポンピング回路を動作することで昇圧電圧ＶＰＰが生成されるとき、常時動作するポンピング回路の供給能力は、図３に示したポンピング回路ＰＯＭＰ２−４の供給能力より高くする必要がある。これは、高レベル電圧線ＨＬＶＬ（ＨＬＶＬ０−３のいずれか）が内部電源電圧ＶＩＩから昇圧電圧ＶＰＰに切り替わるときの昇圧電圧ＶＰＰの供給能力の増加分を、常時動作するポンピング回路の能力に含める必要があるためである。このような供給能力の高いポンピング回路では、太い破線で示したように、昇圧電圧ＶＰＰのリプルは大きくなる。

昇圧電圧ＶＰＰのリプルが大きくなると、昇圧電圧ＶＰＰの最大値が高くなり、昇圧電圧ＶＰＰを受けるトランジスタは劣化しやすくなる。具体的には、図５に示したメインワード線ドライバＭＷＬＤＲＶおよびサブワードデコーダＳＷＤＥＣのトランジスタは劣化しやすくなる。また、メモリセルＭＣに保持されたデータの保持特性が悪くなる。さらに、昇圧電圧ＶＰＰのリプルを抑えるために、昇圧電圧線ＶＰＰに接続された安定化容量を増やすと、半導体メモリＭＥＭのチップサイズが大きくなる。この実施形態では、高レベル電圧線ＨＬＶＬが内部電源電圧ＶＩＩから昇圧電圧ＶＰＰに切り替わるときのみ一時的に動作するポンピング回路ＰＯＭＰ１を設けている。これにより、上記トランジスタの劣化、データの保持特性の悪化およびチップサイズの増加を防止できる。

高レベル電圧線ＨＬＶＬ（ＨＬＶＬ０−１のいずれか）が内部電源電圧ＶＩＩから昇圧電圧ＶＰＰに切り替えられるとき（図１２（ｅ））、昇圧電圧ＶＰＰは一時的に低下する（図１２（ｆ））。昇圧電圧ＶＰＰへの切り替えにより、イネーブル信号ＶＰＥＮＺは所定の期間だけ活性化される（図１２（ｇ））。また、昇圧電圧ＶＰＰが参照電圧ＶＰＲＥＦより低くなるため、発振イネーブル信号ＯＳＣＥＮＺが活性化される（図１２（ｈ））。これにより、ポンピング回路ＰＯＭＰ１−４が動作を開始し、昇圧電圧ＶＰＰの駆動能力は高くなる。このとき、ポンピング回路ＰＯＭＰ１は、昇圧電圧ＶＰＰへの切り替えに伴う昇圧電圧ＶＰＰの低下分を補うために動作する。このため、昇圧電圧ＶＰＰが比較的高い値のときにイネーブル信号ＶＰＥＮＺが活性化されても、昇圧電圧ＶＰＰのリプルが大きくなることを防止できる。

なお、昇圧電圧ＶＰＰが参照電圧ＶＰＲＥＦより低い期間、ポンピング回路ＰＯＭＰ２−４は動作している。この期間に高レベル電圧線ＨＬＶＬが内部電源電圧ＶＩＩから昇圧電圧ＶＰＰに切り替えられるとき、全てのポンピング回路ＰＯＭＰ１−４が動作する。このときにも、ポンピング回路ＰＯＭＰ１は、高レベル電圧線ＨＬＶＬの電圧の切り替えに伴う昇圧電圧ＶＰＰの減少を補うために動作する。このため、昇圧電圧ＶＰＰが参照電圧ＶＰＲＥＦより低い期間にイネーブル信号ＶＰＥＮＺが活性化され、全てのポンピング回路ＰＯＭＰ１−４が動作するときにも、昇圧電圧ＶＰＰの波形は、図１２（ｃ）とほぼ同じである。すなわち、ポンピング回路ＰＯＭＰ１の動作により、昇圧電圧ＶＰＰのリプルが大きくなることなない。

以上、この実施形態では、ＶＰＰ生成回路２４の駆動能力が高くなる期間を最小限にすることで、ＶＰＰ生成回路２４の消費電流を小さくできる。この結果、半導体メモリＭＥＭの消費電流を削減できる。メモリコア３４がセルフリフレッシュモードＳＥＬＦＲＥＦから通常動作モードＮＲＭへ切り替えられ、各ロウブロックＲＢＬＫ０−３のメインワード線ＭＷＬＸが内部電源電圧ＶＩＩから昇圧電圧ＶＰＰに変更されるときのみ、ポンピング回路ＰＯＭＰ１を動作させる。すなわち、ポンピング回路ＰＯＭＰ１の駆動能力は、昇圧電圧ＶＰＰの供給能力が一時的に不足するときのみ大きくなる。これにより、ＶＰＰ生成回路２４の駆動能力を変更するときにも、昇圧電圧ＶＰＰが変動することを防止できる。

イネーブル信号ＶＰＥＮＺが活性化しない期間、ＶＰＰ生成部２４の駆動能力は小さい。このため、昇圧電圧ＶＰＰのリプルを小さくでき、昇圧電圧ＶＰＰの最大値を低くできる。この結果、昇圧電圧ＶＰＰが供給されるトランジスタが劣化することを防止できる。また、トランジスタのリーク電流を抑えることができ、メモリセルＭＣのデータ保持特性が悪化することを防止できる。さらに、昇圧電圧ＶＰＰのリプルを抑えるための安定化容量を増やさなくてよいため、半導体メモリＭＥＭのチップサイズを小さくできる。

図１３は、別の実施形態におけるＶＰＰ生成回路２４Ａの例を示している。上述した実施形態で説明した要素と同一の要素については、同一の符号を付し、これ等については、詳細な説明を省略する。例えば、この実施形態の半導体メモリＭＥＭは、ＳＤＲＡＭである。半導体メモリＭＥＭは、クロック信号ＣＬＫに同期して動作するが、クロック信号ＣＬＫに非同期で動作してもよい。半導体メモリＭＥＭは、システムＬＳＩ等に搭載されるメモリマクロ（ＩＰ）として設計されてもよく、パッケージに封入された半導体記憶装置として設計されてもよい。例えば、半導体メモリＭＥＭは、図７に示したシステムＳＹＳに搭載される。

半導体メモリＭＥＭは、ＶＰＰ生成回路２４Ａが異なることを除き、図１と同じである。ＶＰＰ生成回路２４Ａでは、イネーブル制御回路ＥＮＣＴＬから出力されるイネーブル信号ＶＰＥＮＺが、ポンプ制御回路ＶＰＣＴＬ１ではなくオシレータＶＰＰＯＳＣに供給されている。ポンプ制御回路ＶＰＣＴＬ１において、発振イネーブル信号ＯＳＣＥＮＺを受けるＮＡＮＤゲートの他方の入力は、電源線ＶＤＤに接続されている。すなわち、ポンピング回路ＰＯＭＰ１−４は、常に互いに同期して動作する。ＶＰＰ生成回路２４Ａのその他の構成は、図３に示したＶＰＰ生成回路２４と同じである。半導体メモリＭＥＭの動作は、図８から図１０と同じである。

オシレータＶＰＰＯＳＣは、高レベルのイネーブル信号ＶＰＥＮＺを受けている間、発振信号ＶＰＯＳＣＺの周波数を高くする。オシレータＶＰＰＯＳＣは、低レベルのイネーブル信号ＶＰＥＮＺを受けている間、発振信号ＶＰＯＳＣＺの周波数を低くする。すなわち、オシレータＶＰＰＯＳＣは、イネーブル信号ＶＰＥＮＺが高レベルのとき、発振周期を短くし、イネーブル信号ＶＰＥＮＺが低レベルのとき、発振周期を長くする。これにより、イネーブル信号ＶＰＥＮＺが高レベルの期間に、ポンピング回路ＰＯＭＰ１−４による昇圧電圧ＶＰＰの供給能力を高くできる。例えば、イネーブル信号ＶＰＥＮＺが低レベルのときの発振信号ＶＰＯＳＣＺの周波数は、図１に示した半導体メモリＭＥＭと同じである。特に限定されないが、イネーブル信号ＶＰＥＮＺが高レベルのときの発振信号ＶＰＯＳＣＺの周波数は、イネーブル信号ＶＰＥＮＺが低レベルのときの１．５倍である。

図１４は、図１３に示したＶＰＰ生成部２４Ａの動作の例を示している。図では、説明を分かりやすくするために、昇圧電圧ＶＰＰの低下を急勾配で記載している。ポンピング回路ＰＯＭＰ１−４に示した細い斜線は、低い周波数でポンピング回路ＰＯＭＰ１−４が動作する期間を示している。ポンピング回路ＰＯＭＰ１−４に示した太い斜線は、高い周波数でポンピング回路ＰＯＭＰ１−４が動作する期間（すなわち、昇圧電圧ＶＰＰの供給能力が高い期間）を示している。ポンピング回路ＰＯＭＰ１−４に示した白抜きの期間は、ポンピング回路ＰＯＭＰ１−４が動作を停止している期間を示している。図１４は、図８から図１０において、高レベル電圧線ＨＬＶＬ（ＨＬＶＬ０−３のいずれか）が内部電源電圧ＶＩＩから昇圧電圧ＶＰＰに切り替えられる前後の期間を示している。

発振イネーブル信号ＯＳＣＥＮＺの活性化によるＶＰＰ生成部２４Ａの動作は、ポンピング回路ＰＯＭＰ２−４だけでなくポンピング回路ＰＯＭＰ１も動作することを除き、図１２と同じである（図１４（ａ））。リプルＶ１は、各ポンピング回路ＰＯＭＰＯ１−４の昇圧電圧ＶＰＰの供給能力を図３の７５％にすることで、図１２のリプルＶ１と同じにできる。

イネーブル信号ＶＰＥＮＺは、図８から図１０に示したように、高レベル電圧ＨＬＶＬ（ＨＬＶＬ０−３のいずれか）が、内部電源電圧ＶＩＩから昇圧電圧ＶＰＰに切り替えられたときに、所定の期間だけ活性化される（図１４（ｂ））。イネーブル信号ＶＰＥＮＺが高レベルの期間、発振信号ＶＰＯＳＣＺの周波数が高くなる（図１４（ｃ））。図１２と同様に、高レベル電圧線ＨＬＶＬ（ＨＬＶＬ０−１のいずれか）が内部電源電圧ＶＩＩから昇圧電圧ＶＰＰに切り替えられるとき、昇圧電圧ＶＰＰは一時的に低下する（図１４（ｄ））。昇圧電圧ＶＰＰが参照電圧ＶＰＲＥＦより低くなるため、発振イネーブル信号ＯＳＣＥＮＺが活性化される（図１４（ｅ））。これにより、発振信号ＶＰＯＳＣＺの周波数が高い状態でポンピング回路ＰＯＭＰ１−４が動作を開始し、昇圧電圧ＶＰＰの駆動能力は高くなる。このとき、発振信号ＶＰＯＳＣＺの周波数の増加分により、昇圧電圧ＶＰＰへの切り替えに伴う昇圧電圧ＶＰＰの低下分が補われる。このため、昇圧電圧ＶＰＰが比較的高い値のときにイネーブル信号ＶＰＥＮＺが活性化されても、昇圧電圧ＶＰＰのリプルが大きくなることを防止できる。イネーブル信号ＶＰＥＮＺが非活性化されると、発振信号ＶＰＯＳＣＺの周波数は元に戻る（図１４（ｆ））。この後、昇圧電圧ＶＰＰが参照電圧ＶＰＲＥＦより低くなったときに、発振イネーブル信号ＯＳＣＥＮＺが再び活性化される（図１４（ｇ））。そして、ポンピング回路ＰＯＭＰ１−４が動作し（図１４（ｈ））、昇圧電圧ＶＰＰが上昇する（図１４（ｉ））。

以上、この実施形態においても、上述した実施形態と同様の効果を得ることができる。さらに、高レベル電圧ＨＬＶＬが、内部電源電圧ＶＩＩから昇圧電圧ＶＰＰに切り替えられたときに、ポンピング回路ＰＯＭＰ１−４を動作させる発振信号ＶＰＯＳＣＺの周波数を高くすることでも、半導体メモリＭＥＭの消費電流を削減できる。

図１５は、別の実施形態における半導体メモリＭＥＭの例を示している。上述した実施形態で説明した要素と同一の要素については、同一の符号を付し、これ等については、詳細な説明を省略する。例えば、半導体メモリＭＥＭは、擬似ＳＲＡＭである。擬似ＳＲＡＭは、ＤＲＡＭのメモリコアを有し、ＳＲＡＭのインタフェースを有する。擬似ＳＲＡＭは、外部からリフレッシュコマンドを受けることなく、チップ内部で定期的にリフレッシュ動作を実行し、メモリセルに書き込まれたデータを保持する。

半導体メモリＭＥＭは、クロック信号ＣＬＫに同期して動作するが、クロック信号ＣＬＫに非同期で動作してもよい。半導体メモリＭＥＭは、システムＬＳＩ等に搭載されるメモリマクロ（ＩＰ）として設計されてもよく、パッケージに封入された半導体記憶装置として設計されてもよい。例えば、半導体メモリＭＥＭは、図７に示したシステムＳＹＳに搭載される。

メモリＭＥＭは、図１のアドレスバッファ１２、コマンドデコーダ１４、リフレッシュ制御部１６、アドレス制御部１８およびコア制御部２２の代わりにアドレスバッファ１２Ａ、コマンドデコーダ１４Ａ、リフレッシュ制御部１６Ａ、アドレス制御部１８Ａおよびコア制御部２２Ａを有している。その他の構成は、図１と同じである。

アドレスバッファ１２Ａは、ロウアドレス信号ＲＡＤおよびコラムアドレス信号ＣＡＤを異なるアドレス端子ＡＤで同時に受ける。すなわち、この実施形態のメモリＭＥＭは、アドレスノンマルチプレクス方式を採用している。

コマンドデコーダ１４Ａは、チップイネーブル信号／ＣＥ、アウトプットイネーブル信号／ＯＥおよびライトイネーブル信号／ＷＥを、コマンド信号ＣＭＤとして受ける。コマンドデコーダ１４Ａは、受けた信号を解読し、メモリコア３４を動作させるための内部コマンド信号を出力する。内部コマンド信号は、読み出し信号ＲＤ、書き込み信号ＷＲおよびモードレジスタ設定信号を含む。

リフレッシュ制御部１６Ａは、図２のラッチ回路ＬＴを有していない。リフレッシュ制御部１６ＡのオシレータＯＳＣは、動作モードに拘わりなく所定の周期でリフレッシュ信号ＲＥＦＺを出力し、リフレッシュ信号ＲＥＦＺに同期してリフレッシュアドレス信号ＲＥＦＡＤおよび切り替えブロック信号ＶＩＩＢＬＫをそれぞれ更新する。なお、擬似ＳＲＡＭは、メモリコントローラＭＣＮＴからリフレッシュコマンドを受けない。このため、リフレッシュ制御部１６Ａは、図２に示したリフレッシュ信号ＲＥＦを受けない。リフレッシュ信号ＲＥＦＺは、オシレータＯＳＣから出力のみに同期して生成される。

アドレス制御部１８Ａは、アドレスバッファ１２Ａから同時に受けるアドレス信号ＡＤをロウアドレス信号ＲＡＤまたはコラムアドレス信号ＣＡＤとして出力する。また、アドレス制御部１８Ａは、リフレッシュ制御部１６からのリフレッシュアドレス信号ＲＥＦＡＤをロウアドレス信号ＲＡＤとして出力する。

コア制御部２２Ａは、読み出し信号ＲＤ、書き込み号ＷＲおよびリフレッシュ信号ＲＥＦＺ（内部リフレッシュコマンド）に応じて、メモリコア３４の動作を制御する制御信号ＣＴＬを出力する。制御信号ＣＴＬにより、アクセス動作（読み出し動作、書き込み動作またはリフレッシュ動作）のいずれかが実行される。また、コア制御部２２Ａは、読み出し信号ＲＤまたは書き込み信号ＷＲ（外部アクセスコマンド）とリフレッシュ信号ＲＥＦＰＺが競合したときに、優先順を決めるアービタＡＲＢを有している。コア制御部２２Ａは、アービタＡＲＢにより決定した優先順にしたがって、読み出し動作、書き込み動作またはリフレッシュ動作を実行するための制御信号ＣＴＬを出力する。

さらに、コア制御部２２Ａは、読み出し信号ＲＤ、書き込み信号ＷＲおよびリフレッシュ信号ＲＥＦＰＺにそれぞれ応答して、所定の期間だけアクティブ信号ＶＰＡＣＴＺを高レベルに活性化する。例えば、所定の期間は、読み出し動作、書き込み動作およびリフレッシュ動作の１サイクル分の期間である。

図１６は、図１５に示した半導体メモリＭＥＭにおける通常動作モードＮＲＭからスタンバイモードＳＴＢＹに切り替わるときの動作の例を示している。図９と同じ動作については詳細な説明は省略する。半導体メモリＭＥＭは、メモリコントローラＭＣＮＴからのチップイネーブル信号／ＣＥが低レベルの期間に通常動作モードＮＲＭ（アクティブモード）に設定される（図１６（ａ））。半導体メモリＭＥＭは、チップイネーブル信号／ＣＥが高レベルの期間にスタンバイモードＳＴＢＹに設定される（図１６（ｂ））。スタンバイモードＳＴＢＹ中の動作は、図９と同じである。リフレッシュ信号ＲＥＦＺは、数μｓあるいは数十μｓ毎に出力される。

図１７は、図１５に示した半導体メモリＭＥＭにおけるスタンバイモードＳＴＢＹから通常動作モードＮＲＭに切り替わるときの動作の例を示している。図１７は、図１６の続きを示している。図１０と同じ動作については詳細な説明は省略する。リフレッシュ信号ＲＥＦＺは、通常動作モードＮＲＭ中にも数μｓあるいは数十μｓ毎に出力される。しかし、図１７では、説明を簡単にするために、通常動作モードＮＲＭ中のリフレッシュ信号ＲＥＦＺの間隔を、スタンバイモードＳＴＢＹ中に比べて長く示している。スタンバイモードＳＴＢＹ中の動作は、図１０のセルフリフレッシュモードＳＥＬＦＲＥＦ中の動作と同じである。

通常動作モードＮＲＭでは、先ず、ロウブロックＲＢＬＫ０のアクセスコマンド（読み出しコマンドまたは書き込みコマンド）が半導体メモリＭＥＭに供給される（図１７（ａ））。アクセスコマンドは、白い矢印で示している。図１０と同様に、ロウ制御部ＲＣＴＬは、アクセスコマンドに応答して設定信号ＶＰＰＳＥＴ０Ｚを活性化する（図１７（ｂ））。ロウブロックＲＢＬＫ０に対応する切り替え制御回路ＳＷＣＴＬは、設定信号ＶＰＰＳＥＴ０Ｚに同期して高レベル設定信号ＶＰＰ０Ｘを低レベルに活性化する。そして、高レベル電圧ＨＬＶＬ０は、内部電源電圧ＶＩＩから昇圧電圧ＶＰＰに切り替えられる（図１７（ｃ））。

この後、図１０と同様に、検知信号ＤＥＴ０Ｚ、ＤＥＴＺが出力され、検知信号ＤＥＴＺに同期してイネーブル信号ＶＰＥＮＺが活性化される（図１７（ｄ、ｅ））。特に限定されないが、イネーブル信号ＶＰＥＮＺの活性化期間は、１回の読み出し動作サイクル、１回の書き込み動作サイクルまたは１回のリフレッシュ動作サイクルにほぼ等しい。そして、ポンピング回路ＰＯＭＰ１は、イネーブル信号ＶＰＥＮＺが高レベルの間に動作し、昇圧電圧ＶＰＰを生成する（図１７（ｆ））。

次に、ロウブロックＲＢＬＫ２をアクセスするためにアクセスコマンドが供給され、設定信号ＶＰＰＳＥＴ２Ｚが活性化される（図１７（ｇ、ｈ））。しかし、ロウブロックＲＢＬＫ２に対応する高レベル電圧ＨＬＶＬ２は、すでに昇圧電圧ＶＰＰに設定されているため、検知信号ＤＥＴＺは出力されない。

次に、リフレッシュ信号ＲＥＦＺが出力され、リフレッシュ動作が実行される（図１７（ｉ））。このとき、リフレッシュブロックＲＥＦＢＬＫはロウブロックＲＢＬＫ２であるため、設定信号ＶＰＰＳＥＴ２Ｚが活性化される（図１７（ｊ））。しかし、ロウブロックＲＢＬＫ２に対応する高レベル電圧ＨＬＶＬ２は、昇圧電圧ＶＰＰに設定されているため、検知信号ＤＥＴＺは出力されない。なお、このとき、シフトレジスタＳＦＴＲから出力される切り替えブロック信号ＶＩＩＢＬＫの値は”２”である。しかし、ロウ制御部ＲＣＴＬは、通常動作モード中に設定信号ＶＩＩＳＥＴの出力を禁止する。このため、高レベル電圧ＨＬＶＬ２が昇圧電圧ＶＰＰから内部電源電圧ＶＩＩに切り替わることはない。

次に、ロウブロックＲＢＬＫ１をアクセスするためにアクセスコマンドが供給され、設定信号ＶＰＰＳＥＴ１Ｚが活性化される（図１７（ｋ、ｌ））。ロウブロックＲＢＬＫ１に対応する切り替え制御回路ＳＷＣＴＬは、設定信号ＶＰＰＳＥＴ１Ｚに同期して高レベル設定信号ＶＰＰ１Ｘを低レベルに活性化する。そして、高レベル電圧ＨＬＶＬ１は、内部電源電圧ＶＩＩから昇圧電圧ＶＰＰに切り替えられる（図１７（ｍ））。また、検知信号ＤＥＴ１Ｚ、ＤＥＴＺが出力され、検知信号ＤＥＴＺに同期してイネーブル信号ＶＰＥＮＺが活性化される（図１７（ｎ、ｏ））。ポンピング回路ＰＯＭＰ１は、イネーブル信号ＶＰＥＮＺが高レベルの間に動作し、昇圧電圧ＶＰＰを生成する（図１７（ｐ））。

次に、リフレッシュ信号ＲＥＦＺが出力され、リフレッシュ動作が実行される（図１７（ｑ））。このとき、リフレッシュブロックＲＥＦＢＬＫはロウブロックＲＢＬＫ２であるため、設定信号ＶＰＰＳＥＴ２Ｚが活性化される（図１７（ｒ））。しかし、ロウブロックＲＢＬＫ２に対応する高レベル電圧ＨＬＶＬ２は、昇圧電圧ＶＰＰに設定されているため、検知信号ＤＥＴＺは出力されない。

次に、リフレッシュ信号ＲＥＦＺが出力され、リフレッシュ動作が実行される（図１７（ｓ））。このとき、リフレッシュブロックＲＥＦＢＬＫはロウブロックＲＢＬＫ３であるため、設定信号ＶＰＰＳＥＴ３Ｚが活性化される（図１７（ｔ））。ロウブロックＲＢＬＫ３に対応する切り替え制御回路ＳＷＣＴＬは、設定信号ＶＰＰＳＥＴ３Ｚに同期して高レベル設定信号ＶＰＰ３Ｘを低レベルに活性化する。そして、高レベル電圧ＨＬＶＬ３は、内部電源電圧ＶＩＩから昇圧電圧ＶＰＰに切り替えられる（図１７（ｕ））。また、検知信号ＤＥＴ３Ｚ、ＤＥＴＺが出力され、検知信号ＤＥＴＺに同期してイネーブル信号ＶＰＥＮＺが活性化される（図１７（ｖ、ｗ））。ポンピング回路ＰＯＭＰ１は、イネーブル信号ＶＰＥＮＺが高レベルの間に動作し、昇圧電圧ＶＰＰを生成する（図１７（ｘ））。

以上、この実施形態においても、上述した実施形態と同様の効果を得ることができる。さらに、擬似ＳＲＡＭにおいてもＳＤＲＡＭと同様に、消費電流を削減できる。

なお、図１５に示した半導体メモリＭＥＭのＶＰＰ生成部２４を、図１３に示したＶＰＰ生成部２４Ａに置き換えてもよい。

また、上述した実施形態は、ＳＤＲＡＭおよび擬似ＳＲＡＭに適用する例について述べた。しかし、例えば、上述した実施形態は、トランジスタに通常より高い電圧が印加される他の半導体メモリＭＥＭに適用できる。あるいは、上述した実施形態は、トランジスタに通常より高い電圧が印加される他の半導体装置に適用できる。このとき、半導体装置は、スタンバイモードとアクティブモードとを有し、高レベル電圧線に供給する昇圧電圧を生成するポンピング回路を有している。半導体装置は、２種類の昇圧電圧のいずれかを高レベル電圧線に接続するためのスイッチを有している。半導体装置は、トランジスタのドレインに接続された制御信号線の電圧を変更するために、トランジスタのゲートまたはソースに接続された高レベル電圧線の昇圧電圧を高く側の電圧に切り替えるときに、ポンピング回路の駆動能力を一時的に高くする。

上述した実施形態に関して、さらに以下の付記を開示する。
（付記１）
内部回路がスタンバイ状態であるときに第１電圧をワード線に供給し、前記内部回路がアクティブ状態であるときに前記第１電圧よりも高い第２電圧を前記ワード線に供給する電圧供給回路と、
前記内部回路がスタンバイ状態から前記アクティブ状態に切り替わるとともに前記ワード線に前記第２電圧が供給された場合に、前記電圧供給回路の駆動能力を切り替えることを指示する制御回路と
を備えることを特徴とする半導体メモリ。
（付記２）
前記電圧供給回路は、少なくとも第１ポンピング回路と第２ポンピング回路とを含み、
前記指示に基づいて、前記第１ポンピング回路と前記第２ポンピング回路とがともに動作すること
を特徴とする付記１に記載の半導体メモリ。
（付記３）
前記スタンバイ状態時又はアクティブ時には、前記第２ポンピング回路は動作しないこと
を特徴とする付記２に記載の半導体メモリ。
（付記４）
前記電圧供給回路は、オシレータを含み、
前記指示に基づいて、前記オシレータの周期を変更すること
を特徴とする付記１に記載の半導体メモリ。
（付記５）
前記内部回路は複数のブロック回路を含み、
前記複数ブロックの少なくとも一つが選択された場合に、前記制御回路は切り替えを指示すること
を特徴とする付記１乃至付記４の何れか一に記載の半導体メモリ。
（付記６）
前記内部回路は、前記ワード線に供給される電圧を検知して検知信号を前記制御回路に供給する検知回路を備えること
を特徴とする付記１乃至付記５の何れか一に記載の半導体メモリ。
（付記７）
内部回路のスタンバイ状態時又はアクティブ状態時に、ワード線に供給する電圧を生成する電圧生成回路の駆動能力を第１レベルに設定し、
前記内部回路がスタンバイ状態からアクティブ状態時に切り替わるとともにワード線が選択された場合に、前記電圧生成回路の駆動能力を一時的に前記第１レベルよりも駆動能力が高い第２レベルに設定すること
を特徴とする半導体装置。
（付記８）
前記電圧供給回路は複数のポンピング回路を含み、
前記複数のポンピング回路の内の一部の回路が前記第１レベルを設定し、
前記複数のポンピング回路が前記第２レベルを設定すること
を特徴とする付記７に記載の半導体装置。
（付記９）
前記電圧供給回路は、オシレータを含み、
前記制御信号に基づいて、前記オシレータの周期を変更することで前記第１レベルおよび前記第２レベルを設定すること
を特徴とする付記７又は付記８に記載の半導体装置。
（付記１０）
前記内部回路は複数のブロック回路を含み、
前記複数ブロックの少なくとも一つが選択された場合に、前記第２レベルが設定されること
を特徴とする付記７乃至付記９の何れか一に記載の半導体装置。
（付記１１）
前記ワード線に供給される電圧が第１電圧から第１電圧よりも高い第２電圧に切り替えられたことを検知して前記第２レベルが設定されること
を特徴とする付記７乃至付記１０の何れか一に記載の半導体装置。
（付記１２）
メモリコントローラと、
前記メモリコントローラから制御される半導体メモリと、
を含むシステムにおいて、
前記半導体メモリは、
内部回路がスタンバイ状態であるときに第１電圧をワード線に供給し、前記内部回路がアクティブ状態であるときに前記第１電圧よりも高い第２電圧を前記ワード線に供給する電圧供給回路と、
前記内部回路がスタンバイ状態から前記アクティブ状態に切り替わるとともに前記ワード線に前記第２電圧が供給された場合に、前記電圧供給回路の駆動能力を切り替えることを指示する制御回路と
を備えることを特徴とするシステム。
（付記１３）
前記電圧供給回路は、少なくとも第１ポンピング回路と第２ポンピング回路とを含み、
前記指示に基づいて、前記第１ポンピング回路と前記第２ポンピング回路とがともに動作すること
を特徴とする付記１２に記載のシステム。
（付記１４）
前記電圧供給回路は、オシレータを含み、
前記指示に基づいて、前記オシレータの周期を変更すること
を特徴とする付記１２に記載のシステム。
（付記１５）
前記メモリコントローラは、
前記半導体メモリにスタンバイ状態又はアクティブ状態を指示するコマンドを供給すること
を特徴とする付記１２乃至付記１４の何れか一に記載のシステム。
（付記１６）
前記半導体メモリは、
前記ワード線に供給される電圧が第１電圧から第１電圧よりも高い第２電圧に切り替えられたことを検知して検知信号を前記制御回路に供給すること
を特徴とする付記１２乃至付記１５の何れか一に記載のシステム。

以上の詳細な説明により、実施形態の特徴点及び利点は明らかになるであろう。これは、特許請求の範囲がその精神及び権利範囲を逸脱しない範囲で前述のような実施形態の特徴点及び利点にまで及ぶことを意図するものである。また、当該技術分野において通常の知識を有する者であれば、あらゆる改良及び変更に容易に想到できるはずであり、発明性を有する実施形態の範囲を前述したものに限定する意図はなく、実施形態に開示された範囲に含まれる適当な改良物及び均等物に拠ることも可能である。

一実施形態における半導体メモリを示している。 図１に示したリフレッシュ制御部の例を示している。 図１に示したＶＰＰ生成部の例を示している。 図１に示したロウ制御部の例を示している。 図４に示したメインワード線ドライバおよびサブワードデコーダの例を示している。 図４に示した高レベル制御部の例を示している。 上述した実施形態の半導体メモリが搭載されるシステムＳＹＳの例を示している。 図２に示したリフレッシュ制御部、図３に示したＶＰＰ生成部および図５に示した高レベル制御部の動作の例を示している。 図１に示した半導体メモリにおける通常動作モードからセルフリフレッシュモードに切り替わるときの動作の例を示している。 図１に示した半導体メモリにおけるセルフリフレッシュモードから通常動作モードに切り替わるときの動作の例を示している。 図１に示した半導体メモリのリフレッシュ動作およびアクティブ動作の例を示している。 図３に示したＶＰＰ生成部の動作の例を示している。 別の実施形態におけるＶＰＰ生成回路の例を示している。 図１２に示したＶＰＰ生成部の動作の例を示している。 別の実施形態における半導体メモリの例を示している。 図１５に示した半導体メモリにおける通常動作モードからスタンバイモードに切り替わるときの動作の例を示している。 図１５に示した半導体メモリにおけるスタンバイモードから通常動作モードに切り替わるときの動作の例を示している。

符号の説明

１０‥クロックバッファ；１２、１２Ａ‥アドレスバッファ；１４、１４Ａ‥コマンドデコーダ；１６、１６Ａ‥リフレッシュ制御部；１８、１８Ａ‥アドレス制御部；２０‥モードレジスタ；２２、２２Ａ‥コア制御部；２４、２４Ａ‥ＶＰＰ生成部；２６‥ＶＩＩ生成部；２８‥ＶＮＮ生成部；３０‥データ入出力バッファ；３２‥データ制御部；３４‥メモリコア；ＡＤＧＥＮ‥アドレス生成回路；ＡＲＹ‥メモリセルアレイ；ＣＤＥＣ‥コラムデコーダ；ＣＳＷ‥コラムスイッチ；ＤＥＴ０Ｚ−３Ｚ、ＤＥＴＺ‥検知信号；ＥＮＣＴＬ‥イネーブル制御回路；ＦＣＮＴ‥メモリコントローラ；ＦＬＡＳＨ‥フラッシュメモリ；ＬＥＤＥＴ‥低エッジ検知回路；ＬＴ‥ラッチ回路；ＬＶＬＤＥＴ‥レベル検知回路；ＭＣ‥メモリセル；ＭＣＮＴ‥メモリコントローラ；ＭＥＭ‥半導体メモリ；ＭＷＬＤＲＶ‥メインワード線ドライバ；ＭＷＬＸ‥メインワード線；ＯＳＣ‥オシレータ；ＰＯＭＰ１−４‥ポンピング回路；ＰＲＥ‥プリチャージ回路；ＰＷＲＳＷ‥電源切換回路；ＲＡ‥リードアンプ；ＲＢＬＫ０−３‥ロウブロック；ＲＣＴＬ‥ロウ制御部；ＳＡ‥センスアンプ；ＳＦＴＲ‥シフトレジスタ；ＳＷＣＴＬ‥切り替え制御回路；ＶＩＩ‥内部電源電圧；ＶＮＮ‥負電圧；ＶＰＣＴＬ１−４‥ポンプ制御回路；ＶＰＰ‥昇圧電圧；ＶＰＰＯＳＣ‥オシレータ；ＷＡ‥ライトアンプ；ＷＬ‥サブワード線

Claims (6)

1. 各々が複数のメモリセルを含む複数のブロックと、前記メモリセルを選択するためのワード線を駆動するワードデコーダと、高レベル電圧線を介して第１電圧又は前記第１電圧より高い第２電圧が供給され、前記ワード線を駆動するためのワード線信号を出力するワード線ドライバを有し、スタンバイ状態において前記複数のメモリセルブロックに対するリフレッシュ動作が各ブロックごとに順番に行われる内部回路と、
   前記内部回路がスタンバイ状態であるときに前記第１電圧を前記高レベル電圧線に供給し、前記内部回路がアクティブ状態であるときに前記第２電圧を前記高レベル電圧線に供給する電圧供給回路と、
   前記内部回路が前記スタンバイ状態から前記アクティブ状態に切り替わった後、前記アクティブ状態への切り替わりの前に最後にリフレッシュ動作が行われたブロックをアクセスするためのアクティブコマンドが供給されたときは、前記電圧供給回路の駆動能力を第１駆動能力に維持し、前記最後にリフレッシュ動作が行われたブロック以外のブロックをアクセスするためのアクティブコマンドが供給されたときは、前記電圧供給回路の駆動能力を前記第１駆動能力から、前記第１駆動能力より高い第２駆動能力に切り替える制御回路と
   を備えることを特徴とする半導体メモリ。
2. 前記電圧供給回路は、少なくとも第１ポンピング回路と第２ポンピング回路とを含み、
   前記電圧供給回路の駆動能力が前記第１駆動能力から前記第２駆動能力に切り替わった後の第１期間において、前記第１ポンピング回路と前記第２ポンピング回路がともに動作し、前記第１期間が経過した後において、前記第１ポンピング回路は動作し、かつ、前記第２ポンピング回路は動作しないこと
   を特徴とする請求項１記載の半導体メモリ。
3. 前記電圧供給回路は、オシレータを含み、
   前記オシレータは、前記電圧供給回路の駆動能力が前記第１駆動能力から前記第２駆動能力に切り替わった後の第１期間において、発振周波数を、前記第１期間以外の期間よりも高くすること
   を特徴とする請求項１に記載の半導体メモリ。
4. メモリコントローラと、
   前記メモリコントローラから制御される半導体メモリと、
   を含むシステムにおいて、
   前記半導体メモリは、
   各々が複数のメモリセルを含む複数のブロックと、前記メモリセルを選択するためのワード線を駆動するワードデコーダと、高レベル電圧線を介して第１電圧又は前記第１電圧より高い第２電圧が供給され、前記ワード線を駆動するためのワード線信号を出力するワード線ドライバを有し、スタンバイ状態において前記複数のメモリセルブロックに対するリフレッシュ動作が各ブロックごとに順番に行われる内部回路と、
   前記内部回路がスタンバイ状態であるときに前記第１電圧を前記高レベル電圧線に供給し、前記内部回路がアクティブ状態であるときに前記第２電圧を前記高レベル電圧線に供給する電圧供給回路と、
   前記内部回路が前記スタンバイ状態から前記アクティブ状態に切り替わった後、前記アクティブ状態への切り替わりの前に最後にリフレッシュ動作が行われたブロックをアクセスするためのアクティブコマンドが供給されたときは、前記電圧供給回路の駆動能力を第１駆動能力に維持し、前記最後にリフレッシュ動作が行われたブロック以外のブロックをアクセスするためのアクティブコマンドが供給されたときは、前記電圧供給回路の駆動能力を前記第１駆動能力から、前記第１駆動能力より高い第２駆動能力に切り替える制御回路と
   を備えることを特徴とするシステム。
5. 前記電圧供給回路は、少なくとも第１ポンピング回路と第２ポンピング回路とを含み、
   前記電圧供給回路の駆動能力が前記第１駆動能力から前記第２駆動能力に切り替わった後の第１期間において、前記第１ポンピング回路と前記第２ポンピング回路がともに動作し、前記第１期間が経過した後において、前記第１ポンピング回路は動作し、かつ、前記第２ポンピング回路は動作しないこと
   を特徴とする請求項４に記載のシステム。
6. 前記電圧供給回路は、オシレータを含み、
   前記オシレータは、前記電圧供給回路の駆動能力が前記第１駆動能力から前記第２駆動能力に切り替わった後の第１期間において、発振周波数を、前記第１期間以外の期間よりも高くすること
   を特徴とする請求項４に記載のシステム。

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