JP5151106B2 - 半導体メモリおよびシステム - Google Patents

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Description

本発明は、メモリセルおよびこのメモリセルに接続されたワード線を有する半導体メモリに関する。
近時、ＤＲＡＭまたは擬似ＳＲＡＭ等の半導体メモリは、携帯電話等の携帯機器に搭載されるワークメモリに採用されている。ＤＲＡＭのメモリセル（ダイナミックメモリセル）は、ＳＲＡＭのメモリセルに比べて小さいため、ＤＲＡＭの採用により、製品コストは削減される。一方、ダイナミックメモリセルを有する半導体メモリは、メモリセルに保持されるデータの電荷量を大きくし、読み出しマージンを向上するために、ワード線の選択電圧を電源電圧より高い電圧に設定している。
ゲートに高電圧が供給されるトランジスタでは、ゲート誘導ドレインリーク（ＧＩＤＬ；Ｇａｔｅｄ Ｉｎｄｕｃｅｄ Ｄｒａｉｎ Ｌｅａｋａｇｅ）電流が発生しやすい。ＧＩＤＬ電流は、ゲート電圧に依存してトランジスタのドレイン・基板間に流れるため、ゲート電圧が高いほど大きくなる。このため、この種の半導体メモリでは、ワードドライバにおいて、高電圧をゲートで受けるトランジスタのＧＩＤＬによるスタンバイ電流の増加が深刻な問題になっている。特に、高電圧をゲートで受けるｐＭＯＳトランジスタでは、基板（ウエル）に高電圧が供給されるため、ドレイン・基板間の電圧差が大きくなり、ＧＩＤＬ電流は大きくなりやすい。ＧＩＤＬ電流を削減し、スタンバイ電流を削減するために、メモリセルがアクセスされないスタンバイ期間に、ワードドライバのトランジスタのゲートに供給される高電圧のレベルを低くする手法が提案されている（例えば、特許文献１参照）。
特開２００５−１５８２２３号公報
上述した手法では、高電圧を供給する電圧線は、全てのワードデコーダに接続されている。このため、高電圧のレベルが切り替わる毎に、電圧線の電荷が充放電され、消費電流が増加するという問題があった。特に、半導体メモリの内部で自動的にリフレッシュ動作を繰り返すセルフリフレッシュモード（スタンバイモード）では、高電圧レベルの切り替えによる充放電電流により、スタンバイ電流が増加してしまう。換言すれば、ＧＩＤＬ電流を削減するための回路動作による充放電電流の量が、ＧＩＤＬ電流の削減量より大きくなるおそれがある。
本発明の目的は、高電圧レベルの切り替えを半導体メモリのアクセス状況に応じて最適に制御し、ＧＩＤＬ電流を削減するための回路動作による充放電電流を少なくし、消費電流を削減することである。
本発明の半導体メモリの一形態では、ワード制御回路は、メモリブロックのワード線のレベルを活性化／非活性化するために、メモリブロックに対応してそれぞれ形成される。各メモリブロックは、メモリセルおよびメモリセルに接続されたワード線を有する。各ワード制御回路は、ワードデコーダ、ワードドライバおよび電圧制御回路を有する。ワードデコーダは、対応するメモリブロックのアクセス期間にワード制御信号を低レベル電圧に活性化し、対応するメモリブロックの非アクセス期間にワード制御信号を高レベル電圧に非活性化する。ワードドライバは、ワード制御信号をゲートで受け、出力がワード線にそ
れぞれ接続されたトランジスタを有する。ワードドライバは、トランジスタを使用することにより、アクセス期間にアドレスにより選択されるワード線を活性化し、非アクセス期間にワード線を非活性化する。
電圧制御回路は、ワード制御信号用の高レベル電圧をワードデコーダに供給するための高レベル電圧線を、対応するメモリブロックのアクセス期間に第１高電圧が供給される第１高電圧線に接続する。電圧制御回路は、対応するメモリブロックの非アクセス期間に第１高電圧より低い第２高電圧が供給される第２高電圧線に接続する第１動作を実施する。ワードドライバのトランジスタのゲートに印加される電圧は、メモリブロックのアクセス状態に応じてメモリブロック毎に設定される。換言すれば、高レベル電圧線の電圧は、アクセス状態が変化するメモリブロックに対応するワード制御回路でのみ第１または第２高電圧に切り替えられる。したがって、アクセス状態が変化しないメモリブロックに対応する高レベル電圧線に無駄な充放電電流が発生することが防止できる。すなわち、ＧＩＤＬ電流を削減するための回路動作による充放電電流を少なくでき、半導体メモリの消費電流を削減できる。
本発明の半導体メモリでは、ＧＩＤＬ電流を削減するための回路動作による充放電電流を少なくでき、半導体メモリの消費電流を削減できる。
以下、本発明の実施形態を図面を用いて説明する。図中の二重丸は、外部端子を示している。図中、太線で示した信号線は、複数本で構成されている。太線が接続されているブロックの一部は、複数の回路で構成されている。外部端子を介して供給される信号には、端子名と同じ符号を使用する。信号が伝達される信号線には、信号名と同じ符号を使用する。末尾に”Ｚ”の付く信号は、正論理を示している。末尾に”Ｘ”の付く信号および先頭に”／”の付く信号は、負論理を示している。
図１は、本発明の第１の実施形態を示している。この半導体メモリは、シリコン基板上にＣＭＯＳプロセスを使用して擬似ＳＲＡＭとして形成されている。擬似ＳＲＡＭは、ＤＲＡＭのメモリコアを有し、ＳＲＡＭのインタフェースを有している。擬似ＳＲＡＭは、外部からリフレッシュコマンドを受けることなく、チップ内部で定期的にリフレッシュ動作を実行し、メモリセルに書き込まれたデータを保持する。擬似ＳＲＡＭは、例えば、携帯電話に搭載されるワークメモリに使用される。読み出し動作および書き込み動作は、外部端子を介して供給されるコマンド信号ＣＭＤ（読み出しコマンドＲＤおよび書き込みコマンドＷＲ）に応じて実行される。
擬似ＳＲＡＭは、コマンド入力回路１０、リフレッシュ制御回路１２、ＶＰＰ生成回路１４、ＶＩＩ生成回路１６、ＶＮＮ生成回路１８、アドレス入力回路２０、データ入出力回路２２、動作制御回路２４、アドレス切替回路２６およびメモリコア２８を有している。なお、図１では、本発明の説明に必要な主要な信号のみを示している。
コマンド入力回路１０（コマンドデコーダ）は、コマンド端子を介して供給されるコマンド信号ＣＭＤ（例えば、チップイネーブル信号／ＣＥ、書き込みイネーブル信号／ＷＥ、出力イネーブル信号／ＯＥなど）を受信する。コマンド入力回路１０は、受信したコマンド信号ＣＭＤ（アクセス要求）を解読し、メモリコア２８を動作させるための内部コマンド信号ＩＣＭＤ（読み出しコマンドＲＤおよび書き込みコマンドＷＲ）を出力する。
リフレッシュ制御回路１２は、図示しないリフレッシュタイマおよびリフレッシュアドレスカウンタを有している。リフレッシュタイマは、所定の周期で内部リフレッシュ要求
信号ＲＲＥＱ（リフレッシュコマンド）を生成する。リフレッシュアドレスカウンタは、リフレッシュ要求信号ＲＲＥＱに応じてカウント動作し、複数ビットからなるリフレッシュアドレス信号ＲＦＡを順次生成する。リフレッシュアドレス信号ＲＦＡは、後述するワード線ＷＬを選択するためのロウアドレス信号である。より詳細には、リフレッシュアドレス信号ＲＦＡは、リフレッシュするメモリセルＭＣと、リフレッシュするメモリセルＭＣが属するメモリブロックＢＬＫ（ＢＬＫ０−３のいずれか）であるリフレッシュブロックＲＥＦＢＬＫ（図１０）とを示す。
ＶＰＰ生成回路１４は、外部端子を介して供給される電源電圧（外部電源電圧）から電源電圧より高い一定の昇圧電圧ＶＰＰを生成する。昇圧電圧ＶＰＰは、ワード線ＷＬの高レベル電圧等に使用される。ＶＩＩ生成回路１６（内部電源電圧生成回路）は、電源電圧を降圧して一定の内部電源電圧ＶＩＩを生成する。内部電源電圧ＶＩＩは、メモリブロックＢＬＫ０−３と、外部端子に接続された入力回路１０、２０およびデータ入出力回路２２と、電圧生成回路１４、１６、１８を除くほとんどの回路に供給されている。
ＶＮＮ生成回路１８（負電圧生成回路）は、電源電圧および接地電圧を利用して一定の負電圧ＶＮＮを生成する。負電圧ＶＮＮは、ワード線ＷＬの低レベル電圧等に使用される。ＶＰＰ生成回路１４、ＶＩＩ生成回路１６およびＶＮＮ生成回路１８は、電源電圧の変化にかかわりなく、一定の電圧ＶＰＰ、ＶＩＩおよびＶＮＮを生成する。
アドレス入力回路２０は、アドレス端子から供給されるアドレス信号ＡＤＤを受信し、受信した信号をロウアドレス信号ＲＡおよびコラムアドレス信号ＣＡとして出力する。ロウアドレス信号ＲＡは、ワード線ＷＬを選択するために使用される。コラムアドレス信号ＣＡは、ビット線ＢＬ（または／ＢＬ）を選択するために使用される。
データ入出力回路２２は、読み出し動作時に、メモリコア２８からコモンデータバスＣＤＢを介して転送される読み出しデータをデータ端子ＤＱに出力する。データ入出力回路１８は、書き込み動作時に、データ端子ＤＱを介して供給される書き込みデータを受信し、受信したデータをコモンデータバスＣＤＢを介してメモリコア２８に転送する。
動作制御回路２４は、非同期で入力される内部コマンド信号ＩＣＭＤおよびリフレッシュ要求信号ＲＲＥＱが競合するときに、そのどちらを優先させるかを決める裁定回路２５を有している。動作制御回路２４は、リフレッシュコマンドに応答してリフレッシュ動作を実行するときに、リフレッシュ信号ＲＥＦＺを出力する。裁定回路２５により、リフレッシュ動作は、擬似ＳＲＡＭの外部から供給される読み出しコマンドに応答する読み出し動作または書き込みコマンドに応答する書き込み動作の合間に実行される。すなわち、リフレッシュ動作は、擬似ＳＲＡＭの内部で自動的に実行される。
動作制御回路２４は、裁定回路２５により優先判定された内部コマンド信号ＩＣＭＤ（読み出しコマンドＲＤおよび書き込みコマンドＷＲ）またはリフレッシュ要求信号ＲＲＥＱ（リフレッシュコマンド）に応答して、ワード制御信号ＷＬＺ、ラッチイネーブル信号ＬＥＺ、ビット線リセット信号ＢＲＳ、コラム制御信号ＣＬＺ、スイッチ制御信号ＢＴなどのメモリコア２８を動作するためのタイミング信号を出力する。また、動作制御回路２４は、内部コマンド信号ＩＣＭＤまたはリフレッシュ要求信号ＲＲＥＱに応答して、メモリコア２８にアクセス動作（読み出し動作、書き込み動作およびリフレッシュ動作）を実行させるための基本タイミング信号ＲＡＳＺを出力する。
ワード制御信号ＷＬＺは、ワード線ＷＬを選択するためのタイミング信号である。ラッチイネーブル信号ＬＥＺは、メモリコア２８内のセンスアンプＳＡを動作するためのタイミング信号である。ビット線リセット信号ＢＲＳは、メモリコア２８内のプリチャージ回
路ＰＲＥを動作するためのタイミング信号である。コラム制御信号ＣＬＺは、メモリコア２８内のコラムスイッチを選択するためのタイミング信号であり、内部コマンド信号ＩＣＭＤのみに応答して出力される。
アドレス切替回路２６は、低レベルのリフレッシュ信号ＲＥＦＺを受けているときに（読み出し動作中、書き込み動作中またはスタンバイ期間中）、ロウアドレス信号ＲＡを内部ロウアドレス信号ＩＲＡとして出力する。アドレス切替回路２６は、高レベルのリフレッシュ信号ＲＥＦＺを受けているときに（リフレッシュ動作中）、リフレッシュアドレス信号ＲＦＡを内部ロウアドレス信号ＩＲＡとして出力する。すなわち、読み出し動作、書き込み動作およびスタンバイ期間では、外部から供給されるロウアドレス信号ＲＡが選択され、リフレッシュ動作では、内部で生成されるリフレッシュアドレス信号ＲＦＡが選択される。
メモリコア２８は、複数のメモリブロックＢＬＫ（ＢＬＫ０−３）、メモリブロックＢＬＫ０−３にそれぞれ対応するワード制御回路ＷＣＮＴ、センスアンプＳＡ、プリチャージ回路ＰＲＥ、コラムデコーダＣＤＥＣ、センスバッファＳＢおよびライトアンプＷＡ等を有している。
各ワード制御回路ＷＣＮＴは、電圧制御回路ＶＣＮＴ、ワードデコーダＷＤＥＣ、１／４デコーダＱＤＥＣおよびワードドライバＷＤＲＶを有している。電圧制御回路ＶＣＮＴは、ワード線ＷＬの高レベル（活性化レベル）に使用されるワード制御信号ＲＤＯＵＴ用のロウ駆動電圧ＲＤＤＲＶ（高レベル電圧）をワードデコーダＷＤＥＣに出力する。電圧制御回路ＶＣＮＴの詳細は、図４および図５で説明する。
ワードデコーダＷＤＥＣは、内部ロウアドレス信号ＩＲＡの上位ビット（但し、メモリブロックＢＬＫ０−３の選択に使用される最上位の２ビットを除く）で構成される第１アドレス信号および動作制御回路２４からのタイミング信号（例えば、ＷＬＺ信号）に応じて、ワード制御信号ＲＤＯＵＴ（ワード線制御信号）を選択レベルまたは非選択レベルに設定する。選択レベルは、負電圧ＶＮＮである。非選択レベルは、ロウ駆動信号ＲＤＤＲＶの電圧に応じて、第１高電圧（例えば、昇圧電圧ＶＰＰ）または第２高電圧（例えば、内部電源電圧ＶＩＩ）に設定される。
１／４デコーダＱＤＥＣ（第２ワードデコーダ）は、内部ロウアドレス信号ＩＲＡの下位２ビットで構成される第２アドレス信号をデコードし、動作制御回路２４からのタイミング信号（例えば、ＷＬＺ信号）に同期して、第２アドレス信号が選択を示すときにデコード信号ＷＬＤＶを選択レベル（ＶＰＰ）に設定し、第２アドレス信号が非選択を示すときにデコード信号ＷＬＤＶを非選択レベル（ＶＮＮ）に設定する。
ワードドライバＷＤＲＶは、ワード制御信号ＲＤＯＵＴおよびデコード信号ＷＬＤＶに応じて、ワード線ＷＬを選択レベル（ＶＰＰ）または非選択レベル（ＶＮＮ）に設定する。
各メモリブロックＢＬＫ０−３は、互いに同じ回路構成を有しており、マトリックス状に配置された複数のダイナミックメモリセルＭＣと、メモリセルＭＣに接続された複数のワード線ＷＬおよび複数のビット線対ＢＬ、／ＢＬを有している。メモリセルＭＣは、一般のＤＲＡＭのメモリセルと同じであり、データを電荷として保持するためのキャパシタ（記憶ノード）と、このキャパシタとビット線ＢＬ（または／ＢＬ）との間に配置された転送トランジスタとを有している。転送トランジスタのゲートは、ワード線ＷＬに接続されている。
センスアンプＳＡは、ラッチイネーブル信号ＬＥＺに同期して動作し、ラッチイネーブル信号ＬＥＺの活性化中（高レベル期間中）にビット線ＢＬ、／ＢＬの電圧差を増幅する。プリチャージ回路ＰＲＥは、ビット線リセット信号ＢＲＳに同期して動作し、メモリコア２４の非動作中にビット線ＢＬ、／ＢＬを所定の電圧に設定する。
コラムデコーダＣＤＥＣは、コラムアドレス信号ＣＡに応じて、ビット線ＢＬ、／ＢＬとデータ線ＤＴとをそれぞれ接続するコラムスイッチを選択し、選択したコラムスイッチをコラム制御信号ＣＬＺに同期してオンさせる。センスバッファＳＢは、読み出し動作時にデータ線ＤＴ上の読み出しデータの信号量を増幅し、コモンデータバスＣＤＢに出力する。ライトアンプＷＡは、書き込み動作時にコモンデータバスＣＤＢ上の書き込みデータの信号量を増幅し、データ線ＤＴに出力する。
図２は、図１に示したメモリブロックＢＬＫ０−３の詳細を示している。プリチャージ回路ＰＲＥ、接続スイッチＢＴ、コラムスイッチＣＳＷおよびセンスアンプＳＡは、各メモリブロックＢＬＫ０−３の両側に配置されている。すなわち、互いに隣接する一対のメモリブロックＢＬＫ（例えば、ＢＬＫ０−１）の間に配置されるセンスアンプＳＡは、一対のメモリブロックＢＬＫに共有される（シェアードセンスアンプ方式）。なお、本発明は、センスアンプＳＡがメモリブロックＢＬＫ０−３毎に形成される方式の半導体メモリにも適用可能である。
各センスアンプＳＡは、センスアンプ活性化信号ＰＳＡ、ＮＳＡ（ＰＳＡ０−４、ＮＳＡ０−４）に同期して動作する。センスアンプ活性化信号ＰＳＡ、ＮＳＡは、図１に示した動作制御回路２４から出力されるラッチイネーブル信号ＬＥＺに同期する信号である。センスアンプ活性化信号ＰＳＡ、ＮＳＡの信号線は、センスアンプＳＡのブロック毎に配線される。各コラムスイッチＣＳＷは、コラムスイッチ信号ＣＬ（ＣＬ０−ＣＬ４）に同期してセンスアンプＳＡの相補の出力をデータ線ＤＴ、／ＤＴに接続する。コラムスイッチ信号ＣＬの信号線は、データ端子ＤＱのビット数に対応するコラムスイッチＣＳＷのグループ毎に配線される。
各接続スイッチＢＴは、スイッチ制御信号ＢＴ（ＢＴ０Ｌ−ＢＴ３Ｌ、ＢＴ０Ｒ−ＢＴ３Ｒ）に同期して動作する。スイッチ制御信号ＢＴの信号線は、接続スイッチＢＴのブロック毎に配線されている。各プリチャージ回路ＰＲＥは、プリチャージ制御信号ＢＲＳ（ＢＲＳ０Ｌ−ＢＲＳ３Ｌ、ＢＲＳ０Ｒ−ＢＲＳ３Ｒ）に同期してビット線ＢＬ、／ＢＬをプリチャージ電圧線ＶＰＲに接続する。プリチャージ制御信号ＢＲＳの信号線は、プリチャージ回路ＰＲＥのブロック毎に配線されている。
図３は、図２に破線枠で示した領域の詳細を示している。なお、便宜上、図３では、接続スイッチＢＴを介してビット線ＢＬ、／ＢＬに接続されたデータ線も、ビット線ＢＬ、／ＢＬと称する。ワード線ＷＬに接続されたメモリセルＭＣは、ビット線ＢＬ、／ＢＬの一方に接続されている。これにより、例えば、ビット線ＢＬに接続されたメモリセルＭＣをアクセスするときに、ビット線／ＢＬは、参照電圧線（プリチャージ電圧）として機能する。
接続スイッチＢＴは、ｎＭＯＳトランジスタにより構成されている。ｎＭＯＳトランジスタのソース／ドレインの一方は、ビット線ＢＬ（または／ＢＬ）に接続され、ｎＭＯＳトランジスタのソース／ドレインの他方は、センスアンプＳＡに接続されている。ｎＭＯＳトランジスタのゲートは、スイッチ制御信号ＢＴ（ＢＴ１Ｒ、ＢＴ２Ｌ）を受けている。接続スイッチＢＴは、高論理レベルのスイッチ制御信号ＢＴを受けている間、メモリブロックＢＬＫ（ＢＬＫ１−２）のビット線ＢＬ、／ＢＬをセンスアンプＳＡに接続する。
各プリチャージ回路ＰＲＥは、相補のビット線ＢＬ、／ＢＬをプリチャージ電圧線ＶＰＲにそれぞれ接続するための一対のｎＭＯＳトランジスタと、ビット線ＢＬ、／ＢＬを互いに接続するためのｎＭＯＳトランジスタとで構成されている。プリチャージ回路ＰＲＥのｎＭＯＳトランジスタのゲートは、プリチャージ制御信号ＢＲＳ（ＢＲＳ１Ｒ、ＢＲＳ２Ｌ）を受けている。プリチャージ回路ＰＲＥは、高論理レベルのプリチャージ制御信号ＢＲＳを受けている間、ビット線ＢＬ、／ＢＬにプリチャージ電圧ＶＰＲを供給するとともにビット線ＢＬ、／ＢＬの電圧をイコライズする。
センスアンプＳＡは、入力と出力とが互いに接続された一対のＣＭＯＳインバータで構成されている。各ＣＭＯＳインバータの入力（トランジスタのゲート）は、ビット線ＢＬ（または／ＢＬ）に接続されている。各ＣＭＯＳインバータは、図の横方向に並ぶｎＭＯＳトランジスタとｐＭＯＳトランジスタで構成される。各ＣＭＯＳインバータのｐＭＯＳトランジスタのソースは、センスアンプ活性化信号ＰＳＡ（ＰＳＡ２）を受けている。各ＣＭＯＳインバータのｎＭＯＳトランジスタのソースは、センスアンプ活性化信号ＮＳＡ（ＮＳＡ２）を受けている。センスアンプ活性化信号ＰＳＡは、センスアンプＳＡが動作するときに高レベル電圧に設定され、センスアンプＳＡが動作しないときに、プリチャージ電圧ＶＰＲに設定される。センスアンプ活性化信号ＮＳＡは、センスアンプＳＡが動作するときに低レベル電圧（例えば、接地電圧）に設定され、センスアンプＳＡが動作しないときに、プリチャージ電圧ＶＰＲに設定される。
コラムスイッチＣＳＷは、ビット線ＢＬをデータ線ＤＴに接続するｎＭＯＳトランジスタと、ビット線／ＢＬをデータ線／ＤＴに接続するｎＭＯＳトランジスタとで構成されている。各ｎＭＯＳトランジスタのゲートは、コラムスイッチ信号ＣＬ（ＣＬ２）を受けている。読み出し動作時に、センスアンプＳＡで増幅されたビット線ＢＬ、／ＢＬ上の読み出しデータ信号は、コラムスイッチＣＳＷを介してデータ線ＤＴ、／ＤＴに伝達される。書き込み動作時に、データ線ＤＴ、／ＤＴを介して供給される書き込みデータ信号は、ビット線ＢＬ、／ＢＬを介してメモリセルＭＣに書き込まれる。データ線ＤＴ、／ＤＴは、リードアンプＲＡおよびライトアンプＷＡに接続されている。
図４は、図１に示したワード制御回路ＷＣＮＴの概要を示している。電圧制御回路ＶＣＮＴは、タイミング制御回路２９およびゲート制御回路３０を有している。ゲート制御回路３０、ワードデコーダＷＤＥＣおよびワードドライバＷＤＲＶの詳細は、図５で説明する。
タイミング制御回路２９は、対応するメモリブロックＢＬＫがアクセスされることをロウアドレス信号ＩＲＡに応じて検出したときに、基本タイミング信号ＲＡＳＺに同期して動作開始信号ＯＰＴＳＺおよび動作終了信号ＯＰＴＥＺを出力する。他のメモリブロックＢＬＫがアクセスされるとき、動作開始信号ＯＰＴＳＺおよび動作終了信号ＯＰＴＥＺは出力されない。
ゲート制御回路３０は、動作開始信号ＯＰＴＳＺおよび動作終了信号ＯＰＴＥＺに応じて、ロウ駆動信号ＲＤＤＲＶ（ＲＤＤＲＶ０−３）の電圧を昇圧電圧ＶＰＰに設定する。ロウ駆動信号ＲＤＤＲＶ０−３の数字は、メモリブロックＢＬＫ０−３の番号に対応している。また、ゲート制御回路３０は、対応するメモリブロックＢＬＫがリフレッシュ動作を実行するリフレッシュブロックＲＥＦＢＬＫであることをリフレッシュアドレス信号ＲＦＡに応じて検出したときに、ロウ駆動信号ＲＤＤＲＶの電圧を昇圧電圧ＶＰＰに設定する。ゲート制御回路３０は、上記以外の状態では、ロウ駆動信号ＲＤＤＲＶの電圧を、例えば、内部電源電圧ＶＩＩに設定する。
各ワード制御回路ＷＣＮＴは、例えば、６４個のワードデコーダＷＤＥＣと、２５６個
のワードドライバＷＤＲＶとを有している。すなわち、４つのワードドライバＷＤＲＶが、各ワードデコーダＷＤＥＣに対応して形成されている。ワードドライバＷＤＲＶは、２５６本のワード線ＷＬ（ＷＬ０、ＷＬ１、．．．、ＷＬ２５５）にそれぞれ対応して形成されている。読み出し動作、書き込み動作およびリフレッシュ動作において、データ端子ＤＱ毎にワードデコーダＷＤＥＣのいずれかが、ロウアドレス信号ＩＲＡに応じて選択される。選択されたワードデコーダＷＤＥＣは、ワード制御信号ＲＤＯＵＴを負電圧ＶＮＮに設定する。選択されないワードデコーダＷＤＥＣは、ワード制御信号ＲＤＯＵＴを昇圧電圧ＶＰＰに設定する。
１／４デコーダＱＤＥＣは、ロウアドレス信号ＲＡの下位２ビット（第２アドレス信号）に応じて、デコード信号ＷＬＤＶ（ＷＬＤＶ０−３）のいずれかを負電圧ＶＮＮから昇圧電圧ＶＰＰに変化する。４つのデコード信号ＷＬＤＶは、ワード制御回路ＷＣＮＴ内の複数のワードドライバＷＤＲＶに共通に出力される。負電圧ＶＮＮのワード制御信号ＲＤＯＵＴを受ける４つのワードドライバＷＤＲＶのうち、昇圧レベルＶＰＰに設定されたデコード信号ＷＬＤＶを受けるワードドライバＷＤＲＶは、ワード線ＷＬを昇圧電圧ＶＰＰに設定する。すなわち、ロウアドレス信号ＲＡに応じて、データ端子ＤＱ毎に１つのワードドライバＷＤＲＶが活性化し、１つのワード線ＷＬが選択される。そして、メモリセルＭＣのキャパシタとビット線ＢＬ（または／ＢＬ）とが接続され、読み出し動作、書き込み動作またはリフレッシュ動作が実行される。
図５は、図４に示したゲート制御回路３０、ワードデコーダＷＤＥＣおよびワードドライバＷＤＲＶの詳細を示している。図中、トランジスタに付した矢印の接続先は、ウエル電圧を示している。互いに逆向きの２つの矢印があるｎＭＯＳトランジスタは、トリプルウエル構造を有している。矢印のないｎＭＯＳトランジスタの基板電圧（ウエル電圧）は、接地電圧ＶＳＳに設定されている。
ゲート制御回路３０は、ＮＯＲ回路３０ａ、ｎＭＯＳトランジスタ３０ｂおよびｐＭＯＳトランジスタ３０ｃを有している。ＮＯＲ回路３０ａは、動作開始信号ＯＰＴＳＺ、動作終了信号ＯＰＴＥＺまたはリフレッシュブロック信号ＲＥＦＢＬＫＺのいずれかが高レベル（ＶＩＩ）のときに低レベル（ＶＳＳ）の動作信号ＯＰＴＸを出力する。また、ＮＯＲ回路３０ａは、動作開始信号ＯＰＴＳＺ、動作終了信号ＯＰＴＥＺおよびリフレッシュブロック信号ＲＥＦＢＬＫＺがともに低レベル（ＶＳＳ）のときに高レベル（ＶＰＰ）の動作信号ＯＰＴＸを出力する。
リフレッシュブロック信号ＲＥＦＢＬＫＺは、図示しないアドレスデコーダにより、リフレッシュアドレス信号ＲＦＡをデコードすることにより生成される。リフレッシュブロック信号ＲＥＦＢＬＫＺは、対応するメモリブロックＢＬＫがリフレッシュ動作を実行するリフレッシュブロックＲＥＦＢＬＫのときに活性化される。
ｎＭＯＳトランジスタ３０ｂは、動作信号ＯＰＴＸが高レベル（ＶＰＰ）のときに高レベル（ＶＩＩ）のロウ駆動信号ＲＤＤＲＶを出力する。ｐＭＯＳトランジスタ３０ｃは、動作信号ＯＰＴＸが低レベル（ＶＳＳ）のときに高レベル（ＶＰＰ）のロウ駆動信号ＲＤＤＲＶを出力する。ワード線ＷＬの高レベル電圧は、ロウ駆動信号ＲＤＤＲＶの電圧により設定される。
このように、ゲート制御回路３０（電圧制御回路ＶＣＮＴ）は、ワード制御信号ＲＤＯＵＴ用の高レベル電圧をワードデコーダＷＤＥＣに供給するための高レベル電圧線ＲＤＤＲＶを、対応するメモリブロックＢＬＫのアクセス期間に昇圧電圧ＶＰＰ（第１高電圧）が供給される昇圧電圧線ＶＰＰ（第１高電圧線）に接続する。また、ゲート制御回路３０は、高レベル電圧線ＲＤＤＲＶを、他のメモリブロックＢＬＫのアクセス期間に昇圧電圧
ＶＰＰより低い、例えば、内部電源電圧ＶＩＩ（第２高電圧）が供給される内部電源線ＶＩＩ（第２高電圧線）に接続する（第１動作）。
なお、ｐＭＯＳトランジスタ３０ｃのゲートに昇圧電圧ＶＰＰが供給されるとき、ｐＭＯＳトランジスタ３０ｃのドレインおよび基板は、内部電源電圧ＶＩＩおよび昇圧電圧ＶＰＰにそれぞれ設定されており、基板・ドレイン間の電圧差は小さい。このため、ゲート誘導ドレイン電流ＧＩＤＬはほとんど流れない。したがって、ｐＭＯＳトランジスタ３０ｃについてＧＩＤＬの対策は不要である。
ワードデコーダＷＤＥＣは、昇圧電圧線ＶＰＰと接地線ＶＳＳの間にｐＭＯＳトランジスタおよびｎＭＯＳトランジスタが直列に接続されロウアドレス信号ＲＡをデコードするデコード部３２ａと、デコード部３２ａの出力に接続されたラッチ３２ｂと、ラッチ３２ｂの出力ノードＤＥＣＯＵＴＺがゲートに接続されたｐＭＯＳトランジスタ３２ｃと、出力ノードＤＥＣＯＵＴＺおよびｐＭＯＳトランジスタ３２ｃのドレインに接続されたレベル変換部３２ｄとを有している。ラッチ３２ｂは、入力信号のレベルを反転する機能を有している。ｐＭＯＳトランジスタ３２ｃは、出力ノードＤＥＣＯＵＴＺが低レベルのときにワード制御信号ＲＤＯＵＴのレベルを内部電源電圧ＶＩＩまたは昇圧電圧ＶＰＰに設定する。レベル変換部３２ｄは、出力ノードＤＥＣＯＵＴＺが高レベル（ＶＰＰ）のときにワード制御信号ＲＤＯＵＴのレベルを負電圧ＶＮＮに設定する。
デコード部３２ａは、アクセス期間中に、ロウアドレス信号ＲＡ（第１アドレス信号）のプリデコード信号ＲＤＥＣ（ＲＤＥＣ０−１）およびタイミング信号ＴＩＭＺに応じてワード制御信号ＲＤＯＵＴＺを出力する。ここで、アクセス期間は、読み出し動作、書き込み動作またはリフレッシュ動作が実行される期間である。具体的には、デコード部３２ａは、プリデコード信号ＲＤＥＣが全て高レベルのときに、すなわち、ロウアドレス信号ＲＡが選択を示しているとき、タイミング信号ＴＩＭＺの高レベル期間に同期して活性化され、出力ノードＤＥＣＯＵＴＺを高レベル（ＶＰＰ）にする。このとき、ワードデコーダＷＤＥＣは、ワード制御信号ＲＤＯＵＴを負電圧ＶＮＮ（低レベル電圧）に設定する。タイミング信号ＴＩＭＺは、例えば、ワード制御信号ＷＬＺに同期する信号である。
また、デコード部３２ａは、アクセス期間中に、プリデコード信号ＲＤＥＣのいずれかが低レベルのときに、すなわち、ロウアドレス信号ＲＡが非選択を示しているとき、出力ノードＤＥＣＯＵＴＺを低レベル（ＶＳＳ）に維持する。このとき、リフレッシュブロックＲＥＦＢＬＫとして動作する１つのメモリブロックＢＬＫを除く３つのメモリブロックＢＬＫのワードデコーダＷＤＥＣは、ワード制御信号ＲＤＯＵＴを内部電源電圧ＶＩＩ（高レベル電圧）に設定する。リフレッシュブロックＲＥＦＢＬＫのワードデコーダＷＤＥＣは、ワード制御信号ＲＤＯＵＴを昇圧電圧ＶＰＰ（高レベル電圧）に設定する。
一方、アクセス期間を除く期間、全てのデコード部３２ａの出力ノードＤＥＣＯＵＴＺは、低レベル（ＶＳＳ）に維持される。このとき、リフレッシュブロックＲＥＦＢＬＫを除く３つのメモリブロックＢＬＫのワードデコーダＷＤＥＣは、ワード制御信号ＲＤＯＵＴをロウ駆動信号ＲＤＤＲＶの電圧と同じ内部電源電圧ＶＩＩ（高レベル電圧）に設定する。リフレッシュブロックＲＥＦＢＬＫのワードデコーダＷＤＥＣは、ワード制御信号ＲＤＯＵＴをロウ駆動信号ＲＤＤＲＶの電圧と同じ昇圧電圧ＶＰＰ（高レベル電圧）に設定する。スタンバイ期間中に、ｐＭＯＳトランジスタ３２ｃのゲートは、接地電圧ＶＳＳを受ける。したがって、ｐＭＯＳトランジスタ３２ｃについてＧＩＤＬの対策は不要である。
ワードドライバＷＤＲＶは、高レベル（デコード信号ＷＬＤＶのＶＰＰレベルまたはＶＩＩレベル）または低レベル（ＶＮＮ）をワード線ＷＬ（ＷＬ０−３）に出力するＣＭＯ
Ｓインバータ３４ａと、ワード線ＷＬをワードリセット信号ＷＬＲＳＴ（ＷＬＲＳＴ０−３）に応じて負電圧線ＶＮＮに接続するｎＭＯＳトランジスタ３４ｂとを有している。ワードドライバＷＤＲＶは、ｐＭＯＳトランジスタ３４ｃのゲートで負電圧ＶＮＮ（低レベル電圧）のワード制御信号ＲＤＯＵＴを受けたときに、ｐＭＯＳトランジスタ３４ｃのドレイン（出力）に接続されたワード線ＷＬのレベルを昇圧電圧ＶＰＰ（高レベル電圧）に活性化し、昇圧電圧ＶＰＰまたは内部電源電圧ＶＩＩのワード制御信号ＲＤＯＵＴをゲートで受けたときにワード線ＷＬのレベルを負電圧ＶＮＮ（低レベル電圧）に非活性化する。
ワード線ＷＬのレベルは、ワードリセット信号ＷＬＲＳＴが高レベル（ＶＩＩ）の期間、非選択レベル（ＶＮＮ）に保持される。ワードリセット信号ＷＬＲＳＴは、デコード信号ＷＬＤＶの逆相の信号であり、ワードドライバＷＤＲＶ内でそれぞれ生成される。
図６は、第１の実施形態のシステムＳＹＳを示している。なお、後述する実施形態においても、図６と同じシステムが構成される。システムＳＹＳは、例えば、シリコン基板上に集積されたシステムインパッケージＳＩＰ（System In Package）として形成されている。ＳＩＰは、図１に示した擬似ＳＲＡＭと、フラッシュメモリＦＬＡＳＨ、フラッシュメモリＦＬＡＳＨをアクセスするメモリコントローラＭＣＮＴ、およびシステム全体を制御するＣＰＵ（コントローラ）を有している。ＣＰＵ、擬似ＳＲＡＭおよびメモリコントローラＭＣＮＴは、システムバスＳＢＵＳにより互いに接続されている。ＳＩＰは、外部バスを介して上位のシステムに接続されてもよい。ＣＰＵは、擬似ＳＲＡＭをアクセスするために、コマンド信号ＣＭＤ、アドレス信号ＡＤＤおよび書き込みデータ信号ＤＱを出力し、擬似ＳＲＡＭから読み出しデータ信号ＤＱを受信する。
図７は、読み出し動作または書き込み動作が実行されるメモリブロックＢＬＫ（選択ブロック）に対応するワード制御回路ＷＣＮＴの動作を示している。このメモリブロックＢＬＫは、リフレッシュブロックＲＥＦＢＬＫではないため、リフレッシュ動作は実行されない。
まず、図４に示したタイミング制御回路２９は、基本タイミング信号ＲＡＳＺに同期して動作開始信号ＯＰＴＳＺおよび動作終了信号ＯＰＴＥＺをそれぞれ出力する（図７（ａ、ｂ））。動作開始信号ＯＰＴＳＺの立ち上がりエッジは、アクセス期間ＡＣＳの開始を示し、動作終了信号ＯＰＴＥＺの立ち下がりエッジは、アクセス期間ＡＣＳの終了を示す。動作開始信号ＯＰＴＳＺおよび動作終了信号ＯＰＴＥＺは、高レベル期間が互いに重複する信号である。アクセス期間ＡＣＳは、読み出し動作ＲＤ、書き込み動作ＷＲがまたはリフレッシュ動作ＲＥＦ（図９）が実行される期間である。
リフレッシュブロックＲＥＦＢＬＫを除くメモリブロックＢＬＫでは、動作信号ＯＰＴＸは、動作開始信号ＯＰＴＳＺまたは動作終了信号ＯＰＴＥＺの高レベル期間に低レベルに活性化される（図７（ｃ））。ロウ駆動信号ＲＤＤＲＶは、動作信号ＯＰＴＸの非活性化中に内部電源電圧ＶＩＩに設定され、動作信号ＯＰＴＸの活性化中に昇圧電圧ＶＰＰに設定される（図７（ｄ））。
アクセスされるワード線ＷＬに対応するワードデコーダＷＤＥＣは、タイミング信号ＴＩＭＺに同期してワード制御信号ＲＤＯＵＴを低レベル（ＶＮＮ）に設定する（図７（ｅ））。このため、アクセスされるワード線ＷＬに対応するワード制御信号ＲＤＯＵＴは、アクセス期間ＡＣＳの始めと終わりに昇圧電圧ＶＰＰに変化し、アクセス期間ＡＣＳ中に負電圧ＶＮＮに維持される。
１／４デコーダＱＤＥＣは、内部ロウアドレス信号ＩＲＡの下位２ビットに対応するデ
コード信号ＷＬＤＶの１つ（例えばＷＬＤＶ０）を低レベル（ＶＮＮ）から高レベル（ＶＰＰ）に変化する（図７（ｆ））。高レベルのデコード信号ＷＬＤＶを受けるワードドライバＷＤＲＶは、ワードリセット信号ＷＬＲＳＴを、デコード信号ＷＬＤＶに同期して非活性化する（図７（ｇ））。低レベルのワード制御信号ＲＤＯＵＴを受ける４つのワードドライバＷＤＲＶのうち、高レベル（ＶＰＰ）のデコード信号ＷＬＤＶを受けるワードドライバＷＤＲＶは、デコード信号ＷＬＤＶに同期して、図に太い破線で示すように、ワード線ＷＬ（例えば、ＷＬ０）を昇圧電圧ＶＰＰに変化する（図７（ｈ））。これにより、アクセス動作（読み出し動作または書き込み動作）が実行される。なお、特に図示していないが、低レベルのワード制御信号ＲＤＯＵＴを受ける４つのワードドライバＷＤＲＶのうち、低レベルのデコード信号ＷＬＤＶを受ける３つのワードドライバＷＤＲＶは、ワードリセット信号ＷＬＲＳＴを高レベルに保持し、ワード線ＷＬを負電圧ＶＮＮに保持する。このため、アクセス動作は実行されない。
読み出し動作または書き込み動作を実行するためにワードドライバＷＤＲＶが動作するときに、ｐＭＯＳトランジスタ３４ｃ（図５）のゲートが昇圧電圧ＶＰＰを受ける期間は短い。このため、選択ブロックのｐＭＯＳトランジスタ３４ｃを流れるＧＩＤＬ電流はごく僅かである。
図８は、読み出し動作または書き込み動作が実行されないメモリブロックＢＬＫ（非選択ブロック）に対応するワード制御回路ＷＣＮＴの動作を示している。このメモリブロックＢＬＫは、リフレッシュブロックＲＥＦＢＬＫではないため、リフレッシュ動作は実行されない。図７と同じ動作については詳細な説明は省略する。破線で示したアクセス期間ＡＣＳは、他のメモリブロックのアクセス動作を示している。
非選択ブロックに対応するワード制御回路ＷＣＮＴでは、動作開始信号ＯＰＴＳＺおよび動作終了信号ＯＰＴＥＺは、低レベルに保持される（図８（ａ、ｂ））。このため、動作信号ＯＰＴＸは、高レベルに保持され（図８（ｃ））、ロウ駆動信号ＲＤＤＲＶは、内部電源電圧ＶＩＩに設定される（図８（ｄ））。
ワードデコーダＷＤＥＣは、ワード制御信号ＲＤＯＵＴをロウ駆動信号ＲＤＤＲＶと同じ高レベル（ＶＩＩ）に保持する（図８（ｅ））。ワードドライバＷＤＲＶは、ワード線ＷＬを低レベル（ＶＮＮ）に保持し（図８（ｆ））、ワードリセット信号ＷＬＲＳＴを高レベルに保持する（図８（ｇ））。このように、非選択ブロックでは、ｐＭＯＳトランジスタ３４ｃ（図５）のゲートは、常に内部電源電圧ＶＩＩを受ける。このため、非選択ブロックのｐＭＯＳトランジスタ３４ｃには、ＧＩＤＬ電流はほとんど流れない。さらに、非選択ブロックでは、動作信号ＯＰＴＸのレベルが変化しないため、ロウ駆動信号ＲＤＤＲＶを伝達する高レベル電圧線ＲＤＤＲＶの電圧は変化しない。すなわち、アクセスされないメモリブロックＢＬＫでは、電荷が高レベル電圧線ＲＤＤＲＶに充放電されることを防止できる。ＧＩＤＬ電流が削減され、高レベル電圧線ＲＤＤＲＶの充放電電流が削減されるため、擬似ＳＲＡＭの消費電流を削減できる。
図９は、リフレッシュ動作が実行されるメモリブロックＢＬＫ（リフレッシュブロックＲＥＦＢＬＫ）に対応するワード制御回路ＷＣＮＴの動作を示している。図７と同じ動作については詳細な説明は省略する。なお、リフレッシュブロックＲＥＦＢＬＫを除くメモリブロックＢＬＫ（非選択ブロック）の動作は、図８と同じである。
リフレッシュブロックＲＥＦＢＬＫに対応するゲート制御回路３０（図５）では、動作開始信号ＯＰＴＳＺおよび動作終了信号ＯＰＴＥＺのレベルにかかわりなく、動作信号ＯＰＴＸは、高レベルのリフレッシュブロック信号ＲＥＦＢＬＫＺに応じて低レベルに保持される（図９（ａ））。このため、ロウ駆動信号ＲＤＤＲＶは、常に昇圧電圧ＶＰＰに設
定される（図９（ｂ））。すなわち、この実施形態では、ロウ駆動信号ＲＤＤＲＶが、リフレッシュ動作ＲＥＦの開始に同期して内部電源電圧ＶＩＩから昇圧電圧ＶＰＰに変化することが防止される。また、ロウ駆動信号ＲＤＤＲＶが、リフレッシュ動作ＲＥＦの終了に同期して昇圧電圧ＶＰＰから内部電源電圧ＶＩＩに変化することが防止される。
これにより、リフレッシュ動作ＲＥＦに伴い、ロウ駆動信号線ＲＤＤＲＶが充放電されることを防止できる。これに対して、従来、ロウ駆動信号線ＲＤＤＲＶは、全てのメモリブロックに共通に配線されていた。このため、リフレッシュ動作ＲＥＦ毎にロウ駆動信号線ＲＤＤＲＶに発生する充放電電流は相対的に大きかった。
リフレッシュ動作のためにアクセスされるワード線ＷＬに対応するワードデコーダＷＤＥＣは、タイミング信号ＴＩＭＺに同期してワード制御信号ＲＤＯＵＴを低レベル（ＶＮＮ）に設定する（図９（ｃ））。このため、アクセスされるワード線ＷＬに対応するワード制御信号ＲＤＯＵＴは、アクセス期間ＡＣＳ中に低レベル（ＶＮＮ）に維持される。デコード信号ＷＬＤＶ、ワード線ＷＬおよびワードリセット信号ＷＬＲＳＴの波形は、図７と同じである。
リフレッシュ動作ＲＥＦを実行するリフレッシュブロックＲＥＦＢＬＫでは、ｐＭＯＳトランジスタ３４ｃ（図５）のゲートは、リフレッシュ動作ＲＥＦの非実行期間に昇圧電圧ＶＰＰを受ける。このため、リフレッシュブロックＲＥＦＢＬＫのｐＭＯＳトランジスタ３４ｃには、従来と同程度のＧＩＤＬ電流が流れる。しかし、リフレッシュブロックＲＥＦＢＬＫを除く３つのメモリブロックＢＬＫでは、図８に示したように、ロウ駆動信号線ＲＤＤＲＶは、内部電源電圧ＶＩＩに設定される。このため、ｐＭＯＳトランジスタ３４ｃには、ＧＩＤＬ電流はほとんど流れない。さらに、ロウ駆動信号線ＲＤＤＲＶの電圧は、リフレッシュブロックＲＥＦＢＬＫのみで切り替わるため、ロウ駆動信号線ＲＤＤＲＶに流れる充放電電流は減る。この結果、特に、リフレッシュ動作ＲＥＦのみが周期的に実行されるセルフリフレッシュ期間ＳＲＥＦ（スタンバイ期間ＳＴＢＹ）の消費電流（スタンバイ電流）を削減できる。
図１０は、第１の実施形態の動作の概要を示している。この例では、動作モードは、セルフリフレッシュモードＳＲＥＦ（スタンバイモードＳＴＢＹ）からアクティブモードＡＣＴＶに切り替えられ、再びセルフリフレッシュモードＳＲＥＦに切り替えられる。動作モードは、チップイネーブル信号／ＣＥ１により切り替えられる。以降の説明では、チップイネーブル信号／ＣＥ１が高レベルの期間をセルフリフレッシュ期間ＳＲＥＦとも称し、チップイネーブル信号／ＣＥ１が低レベルの期間をアクティブ期間ＡＣＴＶとも称する。図において、アドレス信号ＡＤＤの右側に示したＢＬＫ０−３の四角枠は、アクセス動作（ＲＥＦ、ＲＤまたはＷＲ）が実行されるメモリブロックＢＬＫを示している。
セルフリフレッシュ期間ＳＲＥＦでは、リフレッシュ動作ＲＥＦのみが自動的に実行される。アクティブ期間ＡＣＴＶでは、読み出しコマンドＲＤおよび書き込みコマンドＷＲに応答して読み出し動作および書き込み動作がそれぞれ実行される。また、アクティブ期間ＡＣＴＶでは、リフレッシュ動作ＲＥＦも実行される。
メモリブロックＢＬＫ０−３は、リフレッシュ動作ＲＥＦを実行するリフレッシュブロックＲＥＦＢＬＫに順次切り替えられる。リフレッシュブロックＲＥＦＢＬＫは、リフレッシュ動作ＲＥＦ毎に切り替えられてもよく（図１１）、所定数のリフレッシュ動作ＲＥＦを実行する毎に切り替えられてもよい（図１２）。
各メモリブロックＢＬＫ０−３のロウ駆動信号線ＲＤＤＲＶは、リフレッシュブロックＲＥＦＢＬＫでない間、アクセス期間（ＲＤ、ＷＲ、ＲＥＦ）を除いて内部電源電圧ＶＩＩに設定される。すなわち、リフレッシュブロックＲＥＦＢＬＫでないメモリブロックＢＬＫに対応する電圧制御回路ＶＣＮＴのゲート制御回路３０は、対応するメモリブロックＢＬＫのアクセス期間にロウ駆動信号線ＲＤＤＲＶを昇圧電圧線ＶＰＰに接続し、対応するメモリブロックＢＬＫの非アクセス期間に内部電源電圧線ＶＩＩに接続する第１動作を実施する。
また、各メモリブロックＢＬＫ０−３のロウ駆動信号線ＲＤＤＲＶは、リフレッシュブロックＲＥＦＢＬＫの間、昇圧電圧ＶＰＰに設定される。すなわち、リフレッシュブロックＲＥＦＢＬＫに対応する電圧制御回路ＶＣＮＴのゲート制御回路３０は、ロウ駆動信号線ＲＤＤＲＶを昇圧電源線ＶＰＰに接続し続ける第２動作を実施する。図では、メモリブロックＢＬＫ０−２に対応する電圧制御回路ＶＣＮＴが第１動作を実施し、メモリブロックＢＬＫ３に対応する電圧制御回路ＶＣＮＴが、第２動作を実施する。
セルフリフレッシュ期間ＳＲＥＦでは、ロウ駆動信号線ＲＤＤＲＶのレベルが切り替わるタイミングは、リフレッシュブロックＲＥＦＢＬＫに設定されるときと、リフレッシュブロックＲＥＦＢＬＫから解除されるときだけである。このため、ロウ駆動信号線ＲＤＤＲＶに充放電電流が発生する頻度は低い。
アクティブ期間ＡＣＴＶ中、読み出し動作ＲＤおよび書き込み動作ＷＲが実行されるときに、対応するメモリブロックＢＬＫのロウ駆動信号線ＲＤＤＲＶは、アクセス期間中のみ内部電源電圧ＶＩＩから昇圧電圧ＶＰＰに変化する。但し、リフレッシュブロックＲＥＦＢＬＫでは、ロウ駆動信号線ＲＤＤＲＶは、昇圧電圧ＶＰＰに固定されている。
図１１は、第１の実施形態におけるセルフリフレッシュ期間ＳＲＥＦ中の動作の一例を示している。この例では、リフレッシュアドレスＲＦＡを生成するリフレッシュアドレスカウンタは、下位の２ビットＲＦＡ０−１でメモリブロックＢＬＫを示し、上位の８ビットＲＦＡ２−９でワード線ＷＬを示す。このため、リフレッシュブロックＲＥＦＢＬＫは、リフレッシュ動作ＲＥＦ毎にメモリブロックＢＬＫ０−３に順次切り替えられる。
図１２は、第１の実施形態におけるセルフリフレッシュ期間ＳＲＥＦ中の動作の別の例を示している。この例では、リフレッシュアドレスカウンタは、下位の８ビットＲＦＡ０−７でワード線ＷＬを示し、上位の２ビットＲＦＡ８−９でメモリブロックＢＬＫを示す。このため、リフレッシュブロックＲＥＦＢＬＫは、各メモリブロックＢＬＫ０−３のワード線ＷＬがリフレッシュ動作ＲＥＦにより全て選択される毎に順次切り替えられる。なお、図１５では、ワード線ＷＬを示すリフレッシュアドレスＲＦＡを、下位の２ビットＲＦＡ０−１のみとして説明する。すなわち、各メモリブロックＢＬＫ０−３は、４本のワード線ＷＬを有する。
図１２に示すように、メモリブロックＢＬＫ０−３を選択するためのビットを、リフレッシュアドレスＲＦＡの上位に割り当てることにより、ロウ駆動信号線ＲＤＤＲＶのレベルがＶＰＰまたはＶＩＩに切り替わる頻度を下げることができる。これにより、セルフリフレッシュ期間ＳＲＥＦ中のスタンバイ電流をさらに削減できる。
図１３は、本発明がなされる前の動作を示している。図１３の動作は、図１０の動作に対応している。本発明前、ロウ駆動信号線ＲＤＤＲＶは、メモリブロックＢＬＫ０−３に共通に配線されていた。このため、メモリブロックＢＬＫ０−３のいずれかがアクセスされるとき（ＲＤ、ＷＤまたはＲＥＦ）、全てのメモリブロックＢＬＫ０−３のロウ駆動信号ＲＤＤＲＶが内部電源電圧ＶＩＩから昇圧電圧ＶＰＰに切り替えられていた。このため、ロウ駆動信号線ＲＤＤＲＶに発生する充放電電流は、図１０に比べて多い。図１０および図１３において、ＶＰＰの四角枠の数を充放電の回数とすると、本発明の適用により、
充放電の回数を４分の１に減らすことができる。
図１４は、第１の実施形態の動作の一例を示している。この例では、読み出しコマンドＲＤが順次供給され、メモリブロックＢＬＫ２、ＢＬＫ１、ＢＬＫ３、ＢＬＫ３の読み出し動作が順次実行される。このとき、リフレッシュ動作を実行するリフレッシュブロックＲＥＦＢＬＫは、メモリブロックＢＬＫ１である。このため、最初の読み出しコマンドＲＤの後に発生するリフレッシュ要求信号ＲＲＥＱに応答するリフレッシュ動作ＲＥＦは、メモリブロックＢＬＫ１で実行される。ロウ駆動信号ＲＤＤＲＶおよびワード制御信号ＲＤＯＵＴの末尾の数字は、メモリブロックＢＬＫ０−３の番号に対応している。
リフレッシュブロックＲＥＦＢＬＫであるメモリブロックＢＬＫ１に対応するロウ駆動信号線ＲＤＤＲＶ１は、昇圧電圧ＶＰＰに設定される。このため、メモリブロックＢＬＫ１の読み出し動作ＲＤおよびリフレッシュ動作ＲＥＦでは、選択されたワードデコーダＷＤＥＣから出力されるワード制御信号ＲＤＯＵＴ１は、昇圧電圧ＶＰＰから負電圧ＶＮＮに変化する（図１４（ａ、ｂ））。選択されないワードデコーダＷＤＥＣから出力されるワード制御信号ＲＤＯＵＴ１は、昇圧電圧ＶＰＰに保持される（図１４（ｃ））。
リフレッシュブロックＲＥＦＢＬＫを除くメモリブロックＢＬＫ０、２、３では、ロウ駆動信号線ＲＤＤＲＶ（ＲＤＤＲＶ２、３等）は、非アクセス期間に内部電源電圧ＶＩＩに設定され（図１４（ｄ、ｅ））、アクセス期間ＡＣＳに昇圧電圧ＶＰＰに設定される（図１４（ｆ、ｇ））。また、アクセス期間ＡＣＳには、選択されたワードデコーダＷＤＥＣから出力されるワード制御信号ＲＤＯＵＴ（ＲＤＯＵＴ２、３等）は、電圧ＶＩＩ、ＶＰＰ、ＶＮＮ、ＶＰＰ、ＶＩＩに順次変化する（図１４（ｈ、ｉ））。選択されないワードデコーダＷＤＥＣから出力されるワード制御信号ＲＤＯＵＴ（ＲＤＯＵＴ２、３等）は、電圧ＶＩＩ、ＶＰＰ、ＶＩＩに順次変化する（図１４（ｊ、ｋ））。
読み出し動作ＲＤが実行される場合、図７に示したワード線ＷＬの活性化によりメモリセルＭＣからビット線ＢＬ（または、／ＢＬ）にデータが読み出される（図１４（ｌ））。この後、センスアンプＳＡが動作してビット線対ＢＬ、／ＢＬの電圧差が増幅され、データ端子ＤＱからデータが出力される（図１４（ｍ））。リフレッシュ動作ＲＥＦは、データ端子ＤＱからデータが出力されないことを除き、読み出し動作ＲＤと同じである。なお、読み出しコマンドＲＤの代わりに書き込みコマンドＷＲが供給される場合、書き込みデータがデータ端子ＤＱを介してビット線ＢＬ、／ＢＬに入力され、メモリセルＭＣに書き込まれる。書き込み動作ＷＲは、データ信号ＤＱの入出力動作を除き、読み出し動作ＲＤと同じである。
図１５は、第１の実施形態の動作の別の例を示している。図１４と同じ動作については、詳細な説明は省略する。この例では、読み出しコマンドＲＤが順次供給され、メモリブロックＢＬＫ１、ＢＬＫ２、ＢＬＫ１、ＢＬＫ２の読み出し動作が順次実行される。リフレッシュブロックＲＥＦＢＬＫは、２番目の読み出しコマンドＲＤの後に発生するリフレッシュ要求信号ＲＲＥＱに応答して、メモリブロックＢＬＫ１からメモリブロックＢＬＫ２に切り替わる。
リフレッシュブロックＲＥＦＢＬＫでは、ロウ駆動信号線ＲＤＤＲＶ（ＲＤＤＲＶ１またはＲＤＤＲＶ２）は、昇圧電圧ＶＰＰに設定される（図１５（ａ、ｂ））。図１４と同様に、リフレッシュブロックＲＥＦＢＬＫの読み出し動作ＲＤおよびリフレッシュ動作ＲＥＦでは、選択されたワードデコーダＷＤＥＣから出力されるワード制御信号ＲＤＯＵＴ（ＲＤＯＵＴ１またはＲＤＯＵＴ２）は、昇圧電圧ＶＰＰから負電圧ＶＮＮに変化する（図１５（ｃ、ｄ））。
リフレッシュブロックＲＥＦＢＬＫが、メモリブロックＢＬＫ１からメモリブロックＢＬＫ２に切り替わるとき、メモリブロックＢＬＫ１に対応するゲート制御回路３０では、図示しないリフレッシュブロック信号ＲＥＦＢＬＫＺが高レベルから低レベルに変化する。これにより、ロウ駆動信号線ＲＤＤＲＶ１は、昇圧電圧ＶＰＰから内部電源電圧ＶＩＩに変化する（図１５（ｅ））。メモリブロックＢＬＫ２に対応するゲート制御回路３０では、図示しないリフレッシュブロック信号ＲＥＦＢＬＫＺが低レベルから高レベルに変化する。これにより、ロウ駆動信号線ＲＤＤＲＶ２は、内部電源電圧ＶＩＩから昇圧電圧ＶＰＰに変化する（図１５（ｆ））。
この例では、リフレッシュブロックＲＥＦＢＬＫは、リフレッシュ要求信号ＲＲＥＱに同期して切り替えられる。しかし、リフレッシュブロックＲＥＦＢＬＫは、リフレッシュ動作ＲＥＦの完了に同期して切り替えられてもよい。この場合、リフレッシュブロックＲＥＦＢＬＫを切り替えるリフレッシュ要求信号ＲＲＥＱに応答するリフレッシュ動作ＲＥＦは、メモリブロックＢＬＫ１で実行される。また、図１４と同様に、読み出しコマンドＲＤの代わりに書き込みコマンドＷＲが供給されてもよい。
図１６は、第１の実施形態におけるセルフリフレッシュ期間ＳＲＥＦの動作を示している。図１４および図１５と同じ動作については、詳細な説明は省略する。セルフリフレッシュ期間ＳＲＥＦは、チップイネーブル信号／ＣＥ１が高レベルＨに非活性化され、アクセスコマンド（読み出しコマンドＲＤおよび書き込みコマンドＷＲ）の受け付けが禁止される期間である。
セルフリフレッシュ期間ＳＲＥＦでは、リフレッシュ要求信号ＲＲＥＱに応答するリフレッシュ動作ＲＥＦのみが実行される。ロウ駆動信号線ＲＤＤＲＶ（ＲＤＤＲＶ１またはＲＤＤＲＶ２）の電圧の切り替え動作は、図１５と同じである。リフレッシュ動作ＲＥＦは、図９、図１４および図１５と同じである。
以上、第１の実施形態では、電圧制御回路ＶＣＮＴは、メモリブロックＢＬＫ０−３に対応してそれぞれ形成され、ワードドライバＷＤＲＶのｐＭＯＳトランジスタ３４ｃのゲートに印加される電圧は、各メモリブロックＢＬＫ０−３のアクセス状態に応じてメモリブロックＢＬＫ０−３毎に設定される。換言すれば、リフレッシュブロックＲＥＦＢＬＫを除く非選択ブロックでは、ｐＭＯＳトランジスタ３４ｃのゲートは、常に内部電源電圧ＶＩＩを受ける。このため、非選択ブロックのｐＭＯＳトランジスタ３４ｃに、ＧＩＤＬ電流が流れることを防止できる。さらに、非選択ブロックでは、高レベル電圧線ＲＤＤＲＶの電圧は変化しないため、電荷が高レベル電圧線ＲＤＤＲＶに充放電されることを防止できる。このように、ＧＩＤＬ電流が削減され、高レベル電圧線ＲＤＤＲＶの充放電電流が削減されるため、擬似ＳＲＡＭの消費電流を削減できる。
また、リフレッシュブロックＲＥＦＢＬＫでは、ロウ駆動信号線ＲＤＤＲＶは、昇圧電圧ＶＰＰに固定される。このため、ロウ駆動信号線ＲＤＤＲＶがリフレッシュ動作ＲＥＦ毎に充放電されることを防止できる。この結果、特に、セルフリフレッシュ期間ＳＲＥＦに、擬似ＳＲＡＭの消費電流（スタンバイ電流）を削減できる。
図１７は、本発明の第２の実施形態におけるワード制御回路ＷＣＮＴの詳細を示している。第１の実施形態で説明した要素と同一の要素については、同一の符号を付し、これ等については、詳細な説明を省略する。この実施形態の半導体メモリは、シリコン基板上にＣＭＯＳプロセスを使用して擬似ＳＲＡＭとして形成されている。この実施形態では、第１の実施形態のゲート制御回路３０の代わりにゲート制御回路３０Ａが形成されている。その他の構成は、第１の実施形態と同じである。
ゲート制御回路３０Ａは、ＮＯＲ回路３０ｄ、ｎＭＯＳトランジスタ３０ｂおよびｐＭＯＳトランジスタ３０ｃを有している。ＮＯＲ回路３０ｄは、動作開始信号ＯＰＴＳＺまたは動作終了信号ＯＰＴＥＺのいずれかが高レベル（ＶＩＩ）のときに低レベル（ＶＳＳ）の動作信号ＯＰＴＸを出力する。この実施形態では、ＮＯＲ回路３０ｄにリフレッシュブロック信号ＲＥＦＢＬＫＺの論理が含まれない。このため、ロウ駆動信号線ＲＤＤＲＶは、読み出し動作ＲＤ、書き込み動作ＷＲおよびリフレッシュ動作ＲＥＦが実行されるアクセス期間のみ昇圧電圧ＶＰＰに設定される。アクセス期間を除く非アクセス期間中、ロウ駆動信号線ＲＤＤＲＶは、内部電源電圧ＶＩＩに設定される。すなわち、この実施形態の電圧制御回路ＶＣＮＴ（ゲート制御回路３０Ａ）は、第１の実施形態の第１動作のみを実施する。
図１８は、第２の実施形態の動作の概要を示している。この例では、チップイネーブル信号／ＣＥ１の供給タイミング、アクセス要求ＲＤ、ＷＲの供給タイミング、リフレッシュ要求信号ＲＥＦの発生タイミング、およびリフレッシュブロックＲＥＦＢＬＫの遷移は、第１の実施形態（図１０）と同じである。
この実施形態では、セルフリフレッシュ期間ＳＲＥＦ中、各メモリブロックＢＬＫ０−３のロウ駆動信号線ＲＤＤＲＶは、リフレッシュ動作ＲＥＦが実行される期間だけ昇圧電圧ＶＰＰに設定される。このため、リフレッシュブロックＲＥＦＢＬＫにおいて、リフレッシュ動作ＲＥＦが実行されない期間、ロウ駆動信号線ＲＤＤＲＶは、内部電源電圧ＶＩＩに設定される。
以上、第２の実施形態においても上述した第１の実施形態と同様の効果を得ることができる。さらに、ワードドライバＷＤＲＶのｐＭＯＳトランジスタ３４ｃに流れるＧＩＤＬ電流が相対的に大きい場合に、トランジスタ３４ｃのゲートに昇圧電圧ＶＰＰが印加される期間を短くすることで、セルフリフレッシュ期間ＳＲＥＦの消費電流であるスタンバイ電流を最小限にできる。
図１９は、本発明の第３の実施形態におけるワード制御回路ＷＣＮＴの詳細を示している。第１および第２の実施形態で説明した要素と同一の要素については、同一の符号を付し、これ等については、詳細な説明を省略する。この実施形態の半導体メモリは、シリコン基板上にＣＭＯＳプロセスを使用して擬似ＳＲＡＭとして形成されている。この実施形態では、ゲート制御回路３０のＮＯＲゲート３０ａは、リフレッシュブロック信号ＲＥＦＢＬＫＺではなく、チップイネーブル信号／ＣＥ１の論理レベルを反転した信号を受けている。このため、ロウ駆動信号線ＲＤＤＲＶは、チップイネーブル信号／ＣＥ１が活性化されるアクティブ期間ＡＣＴＶ中と、リフレッシュ動作ＲＥＦが実行されるアクセス期間のみ昇圧電圧ＶＰＰに設定される。セルフリフレッシュ期間ＳＲＥＦ中、ロウ駆動信号線ＲＤＤＲＶは、アクセス期間を除く非アクセス期間に内部電源電圧ＶＩＩに設定される。その他の構成は、第１の実施形態と同じである。
図２０は、第３の実施形態の動作の概要を示している。この例では、チップイネーブル信号／ＣＥ１の供給タイミング、アクセス要求ＲＤ、ＷＲの供給タイミング、リフレッシュ要求信号ＲＥＦの発生タイミング、およびリフレッシュブロックＲＥＦＢＬＫの遷移は、上述した図１０および図１８と同じである。また、ロウ駆動信号線ＲＤＤＲＶのレベルは、アクティブ期間ＡＣＴＶ中に全てのメモリブロックＢＬＫ０−３で昇圧電圧ＶＰＰに設定されることを除き、第２の実施形態（図１８）と同じである。
換言すれば、電圧制御回路ＶＣＮＴのゲート制御回路３０は、セルフリフレッシュ期間ＳＲＥＦ中に、対応するメモリブロックＢＬＫのアクセス期間にロウ駆動信号線ＲＤＤＲＶを昇圧電圧線ＶＰＰに接続し、対応するメモリブロックＢＬＫの非アクセス期間に内部電源電圧線ＶＩＩに接続する第１動作を実施する。また、電圧制御回路ＶＣＮＴのゲート制御回路３０は、アクティブ期間ＡＣＴＶ中に、ロウ駆動信号線ＲＤＤＲＶを昇圧電源線ＶＰＰに接続する第３動作を実施する。
以上、第３の実施形態においても上述した第１および第２の実施形態と同様の効果を得ることができる。さらに、アクティブ期間ＡＣＴＶ中にロウ駆動信号線ＲＤＤＲＶの電圧が切り替わることを防止することにより、アクティブ期間ＡＣＴＶ中の消費電流を削減できる。
また、アクティブ期間ＡＣＴＶでは、アクセス動作ＲＤ、ＷＲ、ＲＥＦにより多数の回路が動作するため、消費電流が大きく、ノイズも発生しやすい。アクティブ期間ＡＣＴＶ中にロウ駆動信号線ＲＤＤＲＶに充放電電流が発生することを防止することにより、ピーク電流を削減できる。この結果、ノイズの発生を抑えることができる。また、ピーク電流が削減できるため、電源線の配線幅を小さくでき、チップサイズを削減できる。
図２１は、本発明の第４の実施形態におけるワード制御回路ＷＣＮＴの詳細を示している。第１および第２の実施形態で説明した要素と同一の要素については、同一の符号を付し、これ等については、詳細な説明を省略する。この実施形態の半導体メモリは、シリコン基板上にＣＭＯＳプロセスを使用して擬似ＳＲＡＭとして形成されている。この実施形態では、ゲート制御回路３０のＮＯＲゲート３０ａは、リフレッシュブロック信号ＲＥＦＢＬＫＺではなく、アクティブ信号ＡＣＴＺを受けている。その他の構成は、第１の実施形態と同じである。
読み出し信号ＲＤＺは、読み出しコマンドＲＤに応答して読み出し動作が実行される間に活性化される。書き込み信号ＷＲＺは、書き込みコマンドＷＲに応答して書き込み動作が実行される間に活性化される。リフレッシュ信号ＲＥＦＺは、図１に示したように、リフレッシュ動作が実行される間に活性化される。したがって、アクティブ信号ＡＣＴＺは、チップイネーブル信号／ＣＥ１が活性化されるアクティブ期間ＡＣＴＶに、メモリブロックＢＬＫ０−３のいずれかで読み出し動作ＲＤ、書き込み動作ＷＲまたはリフレッシュ動作ＲＥＦが実行されるときに、高レベルに活性化される。このため、ロウ駆動信号線ＲＤＤＲＶは、アクティブ期間ＡＣＴＶ中に、読み出し動作ＲＤ、書き込み動作ＷＲまたはリフレッシュ動作ＲＥＦが実行されるときに、全てのメモリブロックＢＬＫ０−３で昇圧電圧ＶＰＰに設定される。
図２２は、第４の実施形態の動作の概要を示している。この例では、チップイネーブル信号／ＣＥ１の供給タイミング、アクセス要求ＲＤ、ＷＲの供給タイミング、リフレッシュ要求信号ＲＥＦの発生タイミング、およびリフレッシュブロックＲＥＦＢＬＫの遷移は、上述した図１０および図１８と同じである。また、ロウ駆動信号線ＲＤＤＲＶのレベルは、アクティブ期間ＡＣＴＶのアクセス動作中（ＲＤ、ＷＲまたはＲＥＦ）中に全てのメモリブロックＢＬＫ０−３で昇圧電圧ＶＰＰに設定されることを除き、第２の実施形態（図１８）と同じである。
換言すれば、電圧制御回路ＶＣＮＴのゲート制御回路３０は、セルフリフレッシュ期間ＳＲＥＦ中に、対応するメモリブロックＢＬＫのアクセス期間にロウ駆動信号線ＲＤＤＲＶを昇圧電圧線ＶＰＰに接続し、対応するメモリブロックＢＬＫの非アクセス期間に内部電源電圧線ＶＩＩに接続する第１動作を実施する。また、電圧制御回路ＶＣＮＴのゲート制御回路３０は、アクティブ期間ＡＣＴＶ中にメモリブロックＢＬＫ０−３のいずれかがアクセスされるときに、全てのメモリブロックＢＬＫ０−３のロウ駆動信号線ＲＤＤＲＶを昇圧電源線ＶＰＰに接続し、メモリブロックＢＬＫ０−３がいずれもアクセスされないときに、ロウ駆動信号線ＲＤＤＲＶを内部電源電圧線ＶＩＩに接続する第４動作を実施する。
以上、第４の実施形態においても上述した第１および第２の実施形態と同様の効果を得ることができる。特に、アクティブ期間ＡＣＴＶにおいて、読み出しコマンドＲＤおよび書き込みコマンドＷＲの供給頻度が、比較的少ないシステムでは、ワードドライバＷＤＲＶのｐＭＯＳトランジスタ３４ｃ（図５）のゲートに昇圧電圧ＶＰＰが供給されている時間を短縮できる。この結果、ＧＩＤＬ電流を削減できる。
図２３は、本発明の第５の実施形態を示している。第１の実施形態で説明した要素と同一の要素については、同一の符号を付し、これ等については、詳細な説明を省略する。この実施形態の半導体メモリは、シリコン基板上にＣＭＯＳプロセスを使用して擬似ＳＲＡＭとして形成されている。この実施形態では、第１の実施形態の動作制御回路２４およびメモリコア２８の代わりに動作制御回路２４Ｂおよびメモリコア２８Ｂが形成されている。その他の構成は、第１の実施形態と同じである。メモリコア２８Ｂは、電圧制御回路ＶＣＮＴの構成が、第１の実施形態に比べて相違している。
動作制御回路２４Ｂは、第１の実施形態の動作制御回路２４の機能に加えて、読み出し信号ＲＤＺ、書き込み信号ＷＲＺおよびリフレッシュ終了信号ＲＥＮＤＺを出力する機能を有している。読み出し信号ＲＤＺは、読み出しコマンドＲＤに応答して読み出し動作が実行される間に活性化される。書き込み信号ＷＲＺは、書き込みコマンドＷＲに応答して書き込み動作が実行される間に活性化される。リフレッシュ終了信号ＲＥＮＤＺは、リフレッシュ動作の完了に応答して活性化される。
図２４は、図２３に示した電圧制御回路ＶＣＮＴ（ＶＣＮＴ０−３）の詳細を示している。電圧制御回路ＶＣＮＴ０−３は、メモリブロックＢＬＫ０−３に対応している。電圧制御回路ＶＣＮＴ０−３は、互いに同じ回路のため、電圧制御回路ＶＣＮＴ０について説明する。図中の信号名に付した数字は、メモリブロックＢＬＫ０−３の番号に対応している。
電圧制御回路ＶＣＮＴ０は、ラッチ回路ＬＴ、ラッチ回路ＬＴのセット端子ＳＥＴに接続されたＡＮＤ回路、ラッチ回路ＬＴのリセット端子ＲＥＳに接続されたＯＲ回路、ラッチ回路ＬＴの出力端子Ｑ（正論理）から出力される動作信号ＯＰＴ０Ｘをゲートに接続したｎＭＯＳトランジスタ３０ｂおよびｐＭＯＳトランジスタ３０ｃを有している。
ＡＮＤ回路は、リフレッシュ終了信号ＲＥＮＤ０Ｚおよびチップイネーブル信号／ＣＥ１を受けている。リフレッシュ終了信号ＲＥＮＤ０Ｚは、メモリブロックＢＬＫ０のリフレッシュ動作が完了するときに、リフレッシュ信号ＲＥＮＤＺの活性化に同期して活性化される。ＯＲ回路は、読み出し信号ＲＤ０Ｚ、書き込み信号ＷＲ０Ｚおよびリフレッシュ信号ＲＥＦ０Ｚを受けている。読み出し信号ＲＤ０Ｚは、メモリブロックＢＬＫ０の読み出し動作が実行されるときに、読み出し信号ＲＤＺの活性化中に活性化される。書き込み信号ＷＲ０Ｚは、メモリブロックＢＬＫ０の書き込み動作が実行されるときに、書き込み信号ＷＲＺの活性化中に活性化される。リフレッシュ信号ＲＥＦ０Ｚは、メモリブロックＢＬＫ０のリフレッシュ動作が実行されるときに、リフレッシュ信号ＲＥＦＺの活性化中に活性化される。
ラッチ回路ＬＴは、セルフリフレッシュ期間ＳＲＥＦにリフレッシュ終了信号ＲＥＮＤ０Ｚの活性化をセット端子ＳＥＴで受けたときにセットされ、動作信号ＯＰＴ０Ｘを高論理レベルに設定する。このとき、ロウ駆動信号線ＲＤＤＲＶは、内部電源電圧ＶＩＩに設定される。また、ラッチ回路ＬＴは、読み出し信号ＲＤ０Ｚ、書き込み信号ＷＲ０Ｚまたはリフレッシュ信号ＲＥＦ０Ｚの活性化をリセット端子ＲＥＳで受けたときにリセットさ
れ、動作信号ＯＰＴ０Ｘを低論理レベルに設定する。このとき、ロウ駆動信号線ＲＤＤＲＶは、昇圧電圧ＶＰＰに設定される。
図２５は、第５の実施形態の動作の概要を示している。この例では、チップイネーブル信号／ＣＥ１の供給タイミング、アクセス要求ＲＤ、ＷＲの供給タイミング、リフレッシュ要求信号ＲＥＦの発生タイミング、およびリフレッシュブロックＲＥＦＢＬＫの遷移は、上述した図１０および図１８と同じである。
この実施形態では、図２４で述べたように、ロウ駆動信号線ＲＤＤＲＶのレベルは、読み出し動作ＲＤ、書き込み動作ＷＲおよびリフレッシュ動作ＲＥＦの開始に同期して昇圧電圧ＶＰＰに設定される（ラッチ回路ＬＴのリセット）。また、ロウ駆動信号線ＲＤＤＲＶのレベルは、リフレッシュ動作ＲＥＦの完了に同期して内部電源電圧ＶＩＩに設定される（ラッチ回路ＬＴのセット）。換言すれば、ロウ駆動信号線ＲＤＤＲＶのレベルは、アクティブ期間ＡＣＴＶのアクセス要求ＲＤ、ＷＲ、ＲＥＦに応答して昇圧電圧ＶＰＰに設定され、セルフリフレッシュ期間ＳＲＥＦのリフレッシュ要求信号ＲＥＦに対応するリフレッシュ動作ＲＥＦの完了に応答して内部電源電圧ＶＩＩに設定される。
図において、アクティブ期間ＡＣＴＶおよびこのアクティブ期間ＡＣＴＶに続くセルフリフレッシュ期間ＳＲＥＦにおいて、ロウ駆動信号線ＲＤＤＲＶのレベルが昇圧電圧ＶＰＰに設定されている期間が、第５動作を実施している期間である。セルフリフレッシュ期間ＳＲＥＦにおいて、第５動作が実施されていない期間が、第１動作を実施している期間である。
以上、第５の実施形態においても上述した第１および第２の実施形態と同様の効果を得ることができる。さらに、ロウ駆動信号線ＲＤＤＲＶの電圧の切り替え頻度を減らすことができ、ロウ駆動信号線ＲＤＤＲＶに発生する充放電電流をさらに削減できる。
図２６は、本発明の第６の実施形態を示している。第１の実施形態で説明した要素と同一の要素については、同一の符号を付し、これ等については、詳細な説明を省略する。この実施形態の半導体メモリは、シリコン基板上にＣＭＯＳプロセスを使用して擬似ＳＲＡＭとして形成されている。この実施形態では、第１の実施形態のコマンド入力回路１０およびメモリコア２８の代わりにコマンド入力回路１０Ｃおよびメモリコア２８Ｃが形成されている。また、モードレジスタ４０が新たに形成されている。その他の構成は、第１の実施形態と同じである。メモリコア２８Ｃは、電圧制御回路ＶＣＮＴの構成が、第１の実施形態に比べて相違している。
コマンド入力回路１０Ｃは、第１の実施形態のコマンド入力回路１０の機能に加えて、コマンド信号ＣＭＤをデコードし、モードレジスタ設定コマンドＭＲＳを認識する機能を有している。モードレジスタ設定コマンドＭＲＳは、モードレジスタ４０を設定するためのコマンドである。モードレジスタ４０は、例えば、モードレジスタ設定コマンドＭＲＳとともに供給されるアドレス信号ＲＡ、ＣＡに応じて設定される。モードレジスタ４０は、設定された値に応じて仕様信号ＳＰＥＣを出力する。また、モードレジスタ４０は、メモリＭＥＭの動作仕様を変更するために、図示しない他のモード信号を出力する。モードレジスタ４０は、例えば、図６に示したシステムＳＹＳのパワーオン時に、ＣＰＵにより設定される。
電圧制御回路ＶＣＮＴは、仕様信号ＳＰＥＣが第１仕様を示すときに、第１の実施形態と同じ動作（第１動作および第２動作）を実施する。電圧制御回路ＶＣＮＴは、仕様信号ＳＰＥＣが第２仕様を示すときに、第１および第２動作を禁止し、全てのメモリブロックＢＬＫ０−３のロウ駆動信号線ＲＤＤＲＶを昇圧電圧線ＶＰＰに接続し続ける。例えば、
電圧制御回路ＶＣＮＴのゲート制御回路３０（図４、図５）は、仕様信号ＳＰＥＣが第２仕様を示すときに、リフレッシュアドレス信号ＲＦＡに関わらず、すべてのメモリブロックＢＬＫ０−３において、リフレッシュブロック信号ＲＥＦＢＬＫＺを活性化する。これにより、第２仕様の動作が実現できる。
以上、第６の実施形態においても上述した第１の実施形態と同様の効果を得ることができる。さらに、モードレジスタ４０の設定値に応じて、擬似ＳＲＡＭの動作仕様を、ロウ駆動信号線ＲＤＤＲＶの電圧を電圧ＶＰＰ、ＶＩＩに切り替える第１仕様、またはロウ駆動信号線ＲＤＤＲＶを電圧ＶＰＰに固定する第２仕様のいずれかに設定できる。すなわち、１つの設計データで複数種の擬似ＳＲＡＭを実現できる。
図２７は、本発明の第７の実施形態を示している。第１および第６の実施形態で説明した要素と同一の要素については、同一の符号を付し、これ等については、詳細な説明を省略する。この実施形態の半導体メモリは、シリコン基板上にＣＭＯＳプロセスを使用して擬似ＳＲＡＭとして形成されている。この実施形態では、第１の実施形態のメモリコア２８の代わりに第６の実施形態のメモリコア２８Ｃが形成されている。また、プログラム回路４２が新たに形成されている。その他の構成は、第１の実施形態と同じである。メモリコア２８Ｃは、電圧制御回路ＶＣＮＴの構成が、第１の実施形態に比べて相違している。
プログラム回路４２は、例えば、擬似ＳＲＡＭの外部からプログラム可能であり、仕様信号ＳＰＥＣの論理に対応するヒューズを有している。ヒューズはプログラム可能な不揮発性の記憶部として機能する。プログラム回路４２は、ヒューズがプログラムされていないときに第１仕様を示す仕様信号ＳＰＥＣを出力する。プログラム回路４２は、ヒューズがプログラムされているときに第２仕様を示す仕様信号ＳＰＥＣを出力する。例えば、ヒューズは、レーザ光の照射によりプログラムされるヒューズである。あるいは、ヒューズは、過電圧または過電流によりプログラムされるヒューズでもよく、電気的にプログラム可能な不揮発性のメモリセルを用いて構成されてもよい。
以上、第７の実施形態においても上述した第１および第６の実施形態と同様の効果を得ることができる。さらに、プログラム回路４２により、擬似ＳＲＡＭの製造工程において、擬似ＳＲＡＭの製品仕様をプログラムできる。
図２８は、本発明の半導体メモリの第８の実施形態を示している。第１の実施形態で説明した要素と同一の要素については、同一の符号を付し、これ等については、詳細な説明を省略する。この実施形態の半導体メモリは、シリコン基板上にＣＭＯＳプロセスを使用してセルフリフレッシュ機能を有するＤＲＡＭとして形成されている。ＤＲＡＭは、通常動作モード中に、外部コマンドＣＭＤに応答して読み出し動作、書き込み動作またはリフレッシュ動作（オートリフレッシュ）を実行する。ＤＲＡＭは、セルフリフレッシュ期間ＳＲＥＦ中に、リフレッシュ制御回路１２Ｄが定期的に出力するリフレッシュ要求信号ＲＲＥＱに応答してリフレッシュ動作を実行する。第８の実施形態のシステムＳＹＳは、図６の擬似ＳＲＡＭをＤＲＡＭに置き換えることで形成される。
この実施形態では、第１の実施形態のコマンド入力回路１０、リフレッシュ制御回路１２および動作制御回路２４の代わりにコマンド入力回路１０Ｄ、リフレッシュ制御回路１２Ｄおよび動作制御回路２４Ｄが形成されている。その他の構成は、第１の実施形態と同じである。ＤＲＡＭの動作は、アクティブ期間ＡＣＴＶ中のリフレッシュ動作ＲＥＦがオートリフレッシュコマンドＡＲＥＦに応答して実行されることを除き、第１の実施形態（図７−１２、図１６）と同じである。すなわち、ＤＲＡＭは、高レベル電圧線ＲＤＤＲＶを、対応するメモリブロックＢＬＫのアクセス期間に昇圧電圧ＶＰＰに設定し、他のメモリブロックＢＬＫのアクセス期間に内部電源電圧ＶＩＩに設定する第１動作を実施する。
また、アクティブ期間ＡＣＴＶ中に、リフレッシュブロックＲＥＦＢＬＫは、リフレッシュ要求信号ＲＲＥＱではなくオートリフレッシュコマンドＡＲＥＦに応答して切り替えられる。このため、上述した図１４および図１５のリフレッシュ要求信号ＲＲＥＱは、オートリフレッシュコマンドＡＲＥＦに置き換えられることにより、この実施形態の動作を示す図面になる。
コマンド入力回路１０Ｄ（コマンドデコーダ）は、通常動作モード中に、コマンド端子を介して供給されるコマンド信号ＣＭＤ（例えば、チップセレクト信号／ＣＳ、ロウアドレスストローブ信号／ＲＡＳ、コラムアドレスストローブ信号／ＣＡＳ、書き込みイネーブル信号／ＷＥ等）を受信する。コマンド入力回路１０Ｄは、受信したコマンド信号ＣＭＤを解読し、メモリコア２８を動作させるための内部コマンド信号ＩＣＭＤ（読み出しコマンドＲＤ、書き込みコマンドＷＲ、オートリフレッシュコマンドＡＲＥＦ）を出力する。
リフレッシュ制御回路１２Ｄは、図１のリフレッシュ制御回路１２と同じリフレッシュタイマおよびリフレッシュアドレスカウンタを有している。但し、リフレッシュ制御回路１２Ｄは、セルフリフレッシュモード信号ＳＲＭＤＺの活性化中のみ、図示しないリフレッシュタイマを動作させ、リフレッシュ要求信号ＲＲＥＱおよびリフレッシュアドレスＲＦＡを生成する。また、リフレッシュ制御回路１２Ｄのリフレッシュアドレスカウンタは、リフレッシュ要求信号ＲＲＥＱおよび動作制御回路２４Ｄからのリフレッシュ信号ＲＥＦＺに同期して動作する。
セルフリフレッシュモード信号ＳＲＭＤＺは、ＤＲＡＭのセルフリフレッシュ期間ＳＲＥＦのみ活性化される。セルフリフレッシュ期間ＳＲＥＦは、コマンド端子ＣＭＤでセルフリフレッシュコマンドを受けてから、セルフリフレッシュ解除コマンドを受けるまでの期間である。
動作制御回路２４Ｄは、図１の動作制御回路２４の機能に加えてオートリフレッシュコマンドＡＲＥＦに応答してリフレッシュ動作ＲＥＦを実行する機能を有している。リフレッシュ要求信号ＲＲＥＱは、セルフリフレッシュ期間ＳＲＥＦのみ生成される。セルフリフレッシュ期間ＳＲＥＦ中、外部コマンドＣＭＤ（ＲＤ、ＷＲ、ＡＲＥＦ）は供給されない。このため、動作制御回路２４Ｄは、図１の裁定回路２５を有していない。
以上、第８の実施形態においても、上述した第１の実施形態と同様の効果を得ることができる。さらに、この実施形態では、セルフリフレッシュモードを有するＤＲＡＭにおいても、ＧＩＤＬ電流が削減され、高レベル電圧線ＲＤＤＲＶの充放電電流が削減されるため、消費電流を削減できる。特に、セルフリフレッシュ期間ＳＲＥＦの消費電流（スタンバイ電流）を削減できる。
なお、上述した実施形態では、本発明を疑似ＳＲＡＭまたはＤＲＡＭに適用する例について述べた。本発明はかかる実施形態に限定されるものではない。例えば、本発明を疑似ＳＲＡＭコアまたはＤＲＡＭコアが搭載されるシステムＬＳＩに適用してもよい。また、本発明を適用する疑似ＳＲＡＭまたはＤＲＡＭは、クロック非同期タイプでもよく、クロック同期タイプでもよい。さらに、本発明は、ワードドライバを構成するトランジスタのゲートに内部電源電圧より高い高電圧が印加される他の半導体メモリ（例えば、ＳＲＡＭ、強誘電体メモリ）に適用可能である。
上述した第８の実施形態では、第１の実施形態の発明をＤＲＡＭに適用する例について述べた。本発明はかかる実施形態に限定されるものではない。例えば、第２，第３、第４
および第５の実施形態の発明をＤＲＡＭに適用してもよい。この場合、ＤＲＡＭの動作は、アクティブ期間ＡＣＴＶ中のリフレッシュ動作ＲＥＦがオートリフレッシュコマンドＡＲＥＦに応答して実行されることを除き、各実施形態と同じである。また、システムＳＹＳは、図６の擬似ＳＲＡＭをＤＲＡＭに置き換えることで形成される。
上述した第６および第７の実施形態では、第１の実施形態の擬似ＳＲＡＭに、動作仕様を第１または第２仕様に切り替える設定部（モードレジスタ４０またはプログラム回路４２）を形成する例について述べた。本発明はかかる実施形態に限定されるものではない。例えば、第２、第３、第４および第５の実施形態の擬似ＳＲＡＭ、あるいは第８の実施形態のＤＲＡＭに、動作仕様を第１または第２仕様に切り替える設定部（モードレジスタ４０またはプログラム回路４２）を形成してもよい。
第２の実施形態では、動作仕様が第１仕様に設定されているとき、第１動作が実施される。動作仕様が第２仕様に設定されているとき、第１動作は禁止され、全てのメモリブロックＢＬＫ０−３のロウ駆動信号線ＲＤＤＲＶは昇圧電圧線ＶＰＰに接続される。第３の実施形態では、動作仕様が第１仕様に設定されているとき、第１または第３動作が実施される。動作仕様が第２仕様に設定されているとき、第１および第３動作が禁止され、全てのメモリブロックＢＬＫ０−３のロウ駆動信号線ＲＤＤＲＶは、昇圧電圧線ＶＰＰに接続される。
第４の実施形態では、動作仕様が第１仕様に設定されているとき、第１または第４動作が実施される。動作仕様が第２仕様に設定されているとき、第１および第４動作が禁止され、全てのメモリブロックＢＬＫ０−３のロウ駆動信号線ＲＤＤＲＶは、昇圧電圧線ＶＰＰに接続される。第５の実施形態では、動作仕様が第１仕様に設定されているとき、第１または第５動作が実施される。動作仕様が第２仕様に設定されているとき、第１および第５動作が禁止され、全てのメモリブロックＢＬＫ０−３のロウ駆動信号線ＲＤＤＲＶは、昇圧電圧線ＶＰＰに接続される。
第８の実施形態では、動作仕様が第１仕様に設定されているとき、第１または第２動作が実施される。動作仕様が第２仕様に設定されているとき、第１および第２動作が禁止され、全てのメモリブロックＢＬＫ０−３のロウ駆動信号線ＲＤＤＲＶは、昇圧電圧線ＶＰＰに接続される。
さらに、設定部（モードレジスタ４０またはプログラム回路４２）を有し、図１０、図１８、図２０、図２２および図２５の少なくとも２つの動作を実施可能な擬似ＳＲＡＭまたはＤＲＡＭを形成してもよい。この場合、設定部の設定状態に応じて、図１０、図１８、図２０、図２２および図２５の動作が切り替えられ、あるいは、これ等動作が禁止され、全てのメモリブロックＢＬＫ０−３のロウ駆動信号線ＲＤＤＲＶは、昇圧電圧線ＶＰＰに接続される。
上述した第８の実施形態では、本発明を、オートリフレッシュコマンドＡＲＥＦを受ける機能を有するＤＲＡＭに適用した例について述べた。本発明はかかる実施形態に限定されるものではない。例えば、本発明をリフレッシュアドレスと共にリフレッシュコマンドを受けるＤＲＡＭに適用してもよい。
上述した実施形態では、ＶＰＰ生成回路１４、ＶＩＩ生成回路１６およびＶＮＮ生成回路１８をチップ内部に形成する例について述べた。本発明はかかる実施形態に限定されるものではない。例えば、これ等回路１４、１６、１８の少なくともいずれかは、形成されなくてもよい。この場合、電圧ＶＰＰ、ＶＩＩ、ＶＮＮの少なくともいずれかは、チップの外部から供給される。
以上の実施形態において説明した発明を整理して、付記として開示する。
（付記１）
メモリセルおよびメモリセルに接続されたワード線を各々有する複数のメモリブロックと、
前記メモリブロックに対応してそれぞれ形成され、前記ワード線のレベルを活性化／非活性化するワード制御回路とを備え、
前記各ワード制御回路は、
対応するメモリブロックのアクセス期間にワード制御信号を低レベル電圧に活性化し、対応するメモリブロックの非アクセス期間に前記ワード制御信号を高レベル電圧に非活性化するワードデコーダと、
前記ワード制御信号をゲートで受け、出力が前記ワード線にそれぞれ接続されたトランジスタを有し、前記トランジスタを使用することにより、アクセス期間にアドレスにより選択されるワード線を活性化し、非アクセス期間にワード線を非活性化するワードドライバと、
前記ワード制御信号用の前記高レベル電圧を前記ワードデコーダに供給するための高レベル電圧線を、対応するメモリブロックのアクセス期間に第１高電圧が供給される第１高電圧線に接続し、対応するメモリブロックの非アクセス期間に第１高電圧より低い第２高電圧が供給される第２高電圧線に接続する第１動作を実施する電圧制御回路とを備えていることを特徴とする半導体メモリ。
（付記２）
付記１記載の半導体メモリにおいて、
半導体メモリの動作仕様を、外部制御により第１仕様または第２仕様に設定するための設定部を備え、
前記電圧制御回路は、前記設定部の設定値が第１仕様を示すときに第１動作を実施し、前記設定部の設定値が第２仕様を示すときに、第１動作を禁止し、全てのメモリブロックの前記高レベル電圧線を前記高レベル電圧線に接続し続けることを特徴とする半導体メモリ。
（付記３）
付記１記載の半導体メモリにおいて、
内部リフレッシュ要求に応答して、リフレッシュするメモリセルとリフレッシュするメモリセルが属するメモリブロックであるリフレッシュブロックとを示すリフレッシュアドレスを順次生成するリフレッシュアドレスカウンタを備え、
前記アクセス期間は、アクセス要求に応答して前記メモリセルがアクセスされるアクティブ期間と、メモリの外部からのアクセス要求の受け付けを禁止し、内部で発生するリフレッシュ要求に応答して前記メモリセルがリフレッシュされるセルフセルフリフレッシュ期間とを有し、
前記リフレッシュブロックを除くメモリブロックに対応する電圧制御回路は、前記第１動作を実施し、
前記リフレッシュブロックに対応する電圧制御回路は、前記高レベル電圧線を前記第１高電圧線に接続し続ける第２動作を実施することを特徴とする半導体メモリ。
（付記４）
付記３記載の半導体メモリにおいて、
半導体メモリの動作仕様を、外部制御により第１仕様または第２仕様に設定するための設定部を備え、
前記電圧制御回路は、前記設定部の設定値が第１仕様を示すときに、リフレッシュアドレスに応じて第１動作または第２動作を実施し、前記設定部の設定値が第２仕様を示すときに、第１動作および第２動作を禁止し、全てのメモリブロックの前記高レベル電圧線を前記高レベル電圧線に接続し続けることを特徴とする半導体メモリ。
（付記５）
付記１記載の半導体メモリにおいて、
前記アクセス期間は、アクセス要求に応答して前記メモリセルがアクセスされるアクティブ期間と、メモリの外部からのアクセス要求の受け付けを禁止し、内部で発生するリフレッシュ要求に応答して前記メモリセルがリフレッシュされるセルフセルフリフレッシュ期間とを有し、
前記電圧制御回路は、前記セルフリフレッシュ期間に前記第１動作を実施し、前記アクティブ期間に高レベル電圧線を第１高電圧線に接続する第３動作を実施することを特徴とする半導体メモリ。
（付記６）
付記５記載の半導体メモリにおいて、
半導体メモリの動作仕様を、外部制御により第１仕様または第２仕様に設定するための設定部を備え、
前記電圧制御回路は、前記設定部の設定値が第１仕様を示すときに、アクセス期間に応じて第１動作または第３動作を実施し、前記設定部の設定値が第２仕様を示すときに、第１動作および第３動作を禁止し、全てのメモリブロックの前記高レベル電圧線を前記高レベル電圧線に接続し続けることを特徴とする半導体メモリ。
（付記７）
付記１記載の半導体メモリにおいて、
前記アクセス期間は、アクセス要求に応答して前記メモリセルがアクセスされるアクティブ期間と、メモリの外部からのアクセス要求の受け付けを禁止し、内部で発生するリフレッシュ要求に応答して前記メモリセルがリフレッシュされるセルフセルフリフレッシュ期間とを有し、
前記電圧制御回路は、前記セルフリフレッシュ期間に前記第１動作を実施し、前記アクティブ期間に、前記メモリブロックのいずれかがアクセスされるときに、前記高レベル電圧線を前記第１高電圧線に接続し、前記メモリブロックがいずれもアクセスされないときに前記高レベル電圧線を前記第２高電圧線に接続する第４動作を実施することを特徴とする半導体メモリ。
（付記８）
付記７記載の半導体メモリにおいて、
半導体メモリの動作仕様を、外部制御により第１仕様または第２仕様に設定するための設定部を備え、
前記電圧制御回路は、前記設定部の設定値が第１仕様を示すときに、アクセス期間に応じて第１動作または第４動作を実施し、前記設定部の設定値が第２仕様を示すときに、第１動作および第４動作を禁止し、全てのメモリブロックの前記高レベル電圧線を前記高レベル電圧線に接続し続けることを特徴とする半導体メモリ。
（付記９）
付記１記載の半導体メモリにおいて、
前記アクセス期間は、アクセス要求に応答して前記メモリセルがアクセスされるアクティブ期間と、メモリの外部からのアクセス要求の受け付けを禁止し、内部で発生するリフレッシュ要求に応答して前記メモリセルがリフレッシュされるセルフセルフリフレッシュ期間とを有し、
前記電圧制御回路は、前記アクティブ期間の前記アクセス要求に応答して前記高レベル電圧線を前記第１高電圧線に接続し、前記セルフリフレッシュ期間のリフレッシュ要求に対応するリフレッシュ動作の完了に応答して前記高レベル電圧線を前記第２高電圧線に接続する第５動作を実施し、第５動作が実施されていないセルフリフレッシュ期間に第１動作を実施することを特徴とする半導体メモリ。
（付記１０）
付記９記載の半導体メモリにおいて、
半導体メモリの動作仕様を、外部制御により第１仕様または第２仕様に設定するための設定部を備え、
前記電圧制御回路は、前記設定部の設定値が第１仕様を示すときに、アクセス期間に応じて第１動作または第５動作を実施し、前記設定部の設定値が第２仕様を示すときに、第１動作および第５動作を禁止し、全てのメモリブロックの前記高レベル電圧線を前記高レベル電圧線に接続し続けることを特徴とする半導体メモリ。
（付記１１）
付記１記載の半導体メモリにおいて、
外部端子を介して供給される前記アクセス要求である読み出しコマンドおよび書き込みコマンドを解読するコマンドデコーダと、
前記リフレッシュ要求であるリフレッシュコマンドを所定の周期で生成するリフレッシュ制御回路と、
前記読み出しコマンドおよび前記書き込みコマンドに応答する読み出し動作および書き込み動作と、前記リフレッシュコマンドに応答するリフレッシュ動作とを実行するために、前記メモリアレイを動作するためのタイミング信号を出力する動作制御回路とを備え、
前記動作制御回路は、前記読み出しコマンドおよび前記書き込みコマンドと前記リフレッシュコマンドとが競合するときに、前記読み出し動作または前記書き込み動作と前記リフレッシュ動作とのどちらを優先させるかを決める裁定回路を備えていることを特徴とする半導体メモリ。
（付記１２）
付記１記載の半導体メモリにおいて、
通常動作モード中に、外部端子を介して供給される前記アクセス要求である読み出しコマンドおよび書き込みコマンドを解読するコマンドデコーダと、
前記アクセス要求を受け付けないセルフリフレッシュモード中に、前記リフレッシュ要求であるリフレッシュコマンドを所定の周期で生成するリフレッシュ制御回路と、
前記読み出しコマンドおよび前記書き込みコマンドに応答するアクセス動作と、前記リフレッシュコマンドに応答するリフレッシュ動作とを実行するために、前記メモリアレイを動作するためのタイミング信号を出力する動作制御回路とを備えていることを特徴とする半導体メモリ。
（付記１３）
付記２、付記４、付記６、付記８および付記１０のいずれか１項記載の半導体メモリにおいて、
前記設定部は、外部コマンドに応じて設定されるモードレジスタを備えていることを特徴とする半導体メモリ。
（付記１４）
付記２、付記４、付記６、付記８および付記１０のいずれか１項記載の半導体メモリにおいて、
前記設定部は、プログラム可能な不揮発性の記憶部を有するプログラム回路を備えていることを特徴とする半導体メモリ。
（付記１５）
半導体メモリと、前記半導体メモリのアクセスを制御するコントローラとを備えたシステムであって、
前記半導体メモリは、
メモリセルおよびメモリセルに接続されたワード線を各々有する複数のメモリブロックと、
前記メモリブロックに対応してそれぞれ形成され、前記ワード線のレベルを活性化／非活性化するワード制御回路とを備え、
前記各ワード制御回路は、
対応するメモリブロックのアクセス期間にワード制御信号を低レベル電圧に活性化し、対応するメモリブロックの非アクセス期間に前記ワード制御信号を高レベル電圧に非活性化するワードデコーダと、
前記ワード制御信号をゲートで受け、出力が前記ワード線にそれぞれ接続されたトラン
ジスタを有し、アクセス期間に、前記トランジスタのうちアドレスにより選択されるワード線を活性化し、非アクセス期間にワード線を非活性化するワードドライバと、
前記ワード制御信号用の前記高レベル電圧を前記ワードデコーダに供給するための高レベル電圧線を、対応するメモリブロックのアクセス期間に第１高電圧が供給される第１高電圧線に接続し、対応するメモリブロックの非アクセス期間に第１高電圧より低い第２高電圧が供給される第２高電圧線に接続する第１動作を実施する電圧制御回路とを備えていることを特徴とするシステム。
以上、本発明について詳細に説明してきたが、上記の実施形態およびその変形例は発明の一例に過ぎず、本発明はこれに限定されるものではない。本発明を逸脱しない範囲で変形可能であることは明らかである。
本発明の第１の実施形態を示すブロック図である。 図１に示したメモリブロックの詳細を示すブロック図である。 図２に破線枠で示した領域の詳細を示す回路図である。 図１に示したワード制御回路ＷＣＮＴの概要を示すブロック図である。 図４に示したゲート制御回路、ワードデコーダおよびワードドライバの詳細を示す回路図である。 第１の実施形態のシステムを示すブロック図である。 読み出し動作または書き込み動作が実行されるメモリブロックに対応するワード制御回路の動作を示すタイミング図である。 読み出し動作または書き込み動作が実行されないメモリブロックＢＬＫに対応するワード制御回路の動作を示すタイミング図である。 リフレッシュ動作が実行されるリフレッシュブロックに対応するワード制御回路の動作を示すタイミング図である。 第１の実施形態の動作の概要を示す説明図である。 第１の実施形態におけるセルフリフレッシュ期間中の動作の一例を示す説明図である。 第１の実施形態におけるセルフリフレッシュ期間中の動作の別の例を示す説明図である。 本発明がなされる前の動作を示す説明図である。 第１の実施形態の動作の一例を示すタイミング図である。 第１の実施形態の動作の別の例を示すタイミング図である。 第１の実施形態におけるセルフリフレッシュ期間の動作を示すタイミング図である。 本発明の第２の実施形態におけるワード制御回路の詳細を示す回路図である。 第２の実施形態の動作の概要を示す説明図である。 本発明の第３の実施形態におけるワード制御回路の詳細を示す回路図である。 第３の実施形態の動作の概要を示す説明図である。 本発明の第４の実施形態におけるワード制御回路の詳細を示す回路図である。 第４の実施形態の動作の概要を示す説明図である。 本発明の第５の実施形態を示すブロック図である。 図２３に示したワード制御回路の詳細を示す回路図である。 第５の実施形態の動作の概要を示す説明図である。 本発明の第６の実施形態を示すブロック図である。 本発明の第７の実施形態を示すブロック図である。 本発明の第８の実施形態を示すブロック図である。
符号の説明
１０、１０Ｃ、１０Ｄ‥コマンド入力回路；１２、１２Ｄ‥リフレッシュ制御回路；１４‥ＶＰＰ生成回路；１６‥ＶＩＩ生成回路；１８‥ＶＮＮ生成回路；２０‥アドレス入力回路；２２‥データ入出力回路；２４、２４Ｂ、２４Ｄ‥動作制御回路；２５‥裁定回路；２６‥アドレス切替回路；２８、２８Ｂ、２８Ｃ‥メモリコア；３０、３０Ｂ、３０Ｄ、３０Ｇ‥ゲート制御回路；４０‥モードレジスタ；ＡＣＴ‥アクティブ期間；ＡＤＤ‥アドレス信号；ＢＬＫ０−３‥メモリブロック；ＢＬ、／ＢＬ‥ビット線；ＲＤＤＲＶ‥ロウ駆動信号；ＲＤＯＵＴ‥ワード制御信号；ＲＥＦＢＬＫ‥リフレッシュブロック；ＳＲＥＦ‥セルフリフレッシュ期間；ＶＩＩ‥内部電源電圧；ＶＰＰ‥昇圧電圧；ＷＤＥＣ‥ワードデコーダ；ＷＤＲＶ‥ワードドライバ；ＷＬ‥ワード線

Claims (7)

  1. メモリセルおよびメモリセルに接続されたワード線を各々有する複数のメモリブロックと、
    前記メモリブロックに対応してそれぞれ形成され、前記ワード線のレベルを活性化／非活性化するワード制御回路とを備え、
    前記各ワード制御回路は、
    対応するメモリブロックのアクセス期間にワード制御信号を低レベル電圧に活性化し、対応するメモリブロックの非アクセス期間に前記ワード制御信号を高レベル電圧に非活性化するワードデコーダと、
    前記ワード制御信号をゲートで受け、出力が前記ワード線にそれぞれ接続されたトランジスタを有し、アクセス期間にアドレスにより選択されるワード線を活性化し、非アクセス期間にワード線を非活性化するワードドライバと、
    前記ワード制御信号用の前記高レベル電圧を前記ワードデコーダに供給するための高レベル電圧線を、第１高電圧が供給される第１高電圧線または第１高電圧より低い第２高電圧が供給される第２高電圧線に接続する電圧制御回路と、
    リフレッシュ動作を実行するために内部で発生する内部リフレッシュ要求に応答して、リフレッシュするメモリセルとリフレッシュするメモリセルが属するメモリブロックであるリフレッシュブロックとを示すリフレッシュアドレスを順次生成するリフレッシュアドレスカウンタとを備え、
    読み出し動作または書き込み動作を実行するためのアクセス要求を受け付け可能なアクティブ期間と、半導体メモリの外部からのアクセス要求の受け付けを禁止し、前記内部リフレッシュ要求を受け付け可能なセルフリフレッシュ期間とを有し、
    前記リフレッシュブロックに対応する電圧制御回路は、前記セルフリフレッシュ期間に前記高レベル電圧線を前記第１高電圧線に接続し、
    前記リフレッシュブロックを除くメモリブロックに対応する電圧制御回路は、前記セルフリフレッシュ期間に前記高レベル電圧線を前記第２高電圧線に接続することを特徴とする半導体メモリ。
  2. 請求項１記載の半導体メモリにおいて、
    半導体メモリの動作仕様を、外部制御により第１仕様または第２仕様に設定するための設定部を備え、
    前記設定部の設定値が第１仕様を示すときに、前記リフレッシュブロックに対応する前記電圧制御回路は、前記セルフリフレッシュ期間に前記高レベル電圧線を前記第１高電圧線に接続し、前記リフレッシュブロックを除くメモリブロックに対応する前記電圧制御回路は、前記セルフリフレッシュ期間に前記高レベル電圧線を前記第２高電圧線に接続し、
    前記設定部の設定値が第２仕様を示すときに、全てのメモリブロックの前記電圧制御回路は、前記高レベル電圧線を前記第１高電圧線に接続することを特徴とする半導体メモリ。
  3. 請求項１記載の半導体メモリにおいて、
    前記リフレッシュブロックを除くメモリブロックに対応する前記電圧制御回路は、前記アクティブ期間の読み出し動作または書き込み動作が実行される期間に、前記高レベル電圧線を前記第１高電圧線に接続し、読み出し動作または書き込み動作が実行されない期間に前記高レベル電圧線を前記第２高電圧線に接続し、
    前記リフレッシュブロックに対応する前記電圧制御回路は、前記アクティブ期間に、前記高レベル電圧線を前記第１高電圧線に接続し続けることを特徴とする半導体メモリ。
  4. 請求項１記載の半導体メモリにおいて、
    読み出し動作、書き込み動作またはリフレッシュ動作が実行される前記メモリブロックに対応する前記電圧制御回路は、前記アクティブ期間に読み出し動作、書き込み動作またはリフレッシュ動作が最初に実行されるときに前記高レベル電圧線を前記第１高電圧線に接続し、前記セルフリフレッシュ期間の前記内部リフレッシュ要求に対応するリフレッシュ動作の完了に応答して前記高レベル電圧線を前記第２高電圧線に接続することを特徴とする半導体メモリ。
  5. 請求項１ないし請求項４のいずれか１項記載の半導体メモリにおいて、
    外部端子を介して供給される前記アクセス要求である読み出しコマンドおよび書き込みコマンドを解読するコマンドデコーダと、
    前記内部リフレッシュ要求であるリフレッシュコマンドを所定の周期で生成するリフレッシュ制御回路と、
    前記読み出しコマンドおよび前記書き込みコマンドに応答する読み出し動作および書き込み動作と、前記リフレッシュコマンドに応答するリフレッシュ動作とを実行するために、前記メモリアレイを動作するためのタイミング信号を出力する動作制御回路とを備え、
    前記動作制御回路は、前記読み出しコマンドおよび前記書き込みコマンドと前記リフレッシュコマンドとが競合するときに、前記読み出し動作または前記書き込み動作と前記リフレッシュ動作とのどちらを優先させるかを決める裁定回路を備えていることを特徴とする半導体メモリ。
  6. 請求項１ないし請求項４のいずれか１項記載の半導体メモリにおいて、
    通常動作モード中に、外部端子を介して供給される前記アクセス要求である読み出しコマンドおよび書き込みコマンドを解読するコマンドデコーダと、
    前記アクセス要求を受け付けないセルフリフレッシュモード中に、前記内部リフレッシュ要求であるリフレッシュコマンドを所定の周期で生成するリフレッシュ制御回路と、
    前記読み出しコマンドおよび前記書き込みコマンドに応答するアクセス動作と、前記リフレッシュコマンドに応答するリフレッシュ動作とを実行するために、前記メモリアレイを動作するためのタイミング信号を出力する動作制御回路とを備えていることを特徴とする半導体メモリ。
  7. 半導体メモリと、前記半導体メモリのアクセスを制御するコントローラとを備えたシステムであって、
    前記半導体メモリは、
    メモリセルおよびメモリセルに接続されたワード線を各々有する複数のメモリブロックと、
    前記メモリブロックに対応してそれぞれ形成され、前記ワード線のレベルを活性化／非活性化するワード制御回路とを備え、
    前記各ワード制御回路は、
    対応するメモリブロックのアクセス期間にワード制御信号を低レベル電圧に活性化し、対応するメモリブロックの非アクセス期間に前記ワード制御信号を高レベル電圧に非活性化するワードデコーダと、
    前記ワード制御信号をゲートで受け、出力が前記ワード線にそれぞれ接続されたトランジスタを有し、アクセス期間にアドレスにより選択されるワード線を活性化し、非アクセス期間にワード線を非活性化するワードドライバと、
    前記ワード制御信号用の前記高レベル電圧を前記ワードデコーダに供給するための高レベル電圧線を、第１高電圧が供給される第１高電圧線または第１高電圧より低い第２高電圧が供給される第２高電圧線に接続する電圧制御回路と、
    リフレッシュ動作を実行するために内部で発生する内部リフレッシュ要求に応答して、リフレッシュするメモリセルとリフレッシュするメモリセルが属するメモリブロックであるリフレッシュブロックとを示すリフレッシュアドレスを順次生成するリフレッシュアドレスカウンタとを備え、
    読み出し動作または書き込み動作を実行するためのアクセス要求を受け付け可能なアクティブ期間と、半導体メモリの外部からのアクセス要求の受け付けを禁止し、前記内部リフレッシュ要求を受け付け可能なセルフリフレッシュ期間とを有し、
    前記リフレッシュブロックに対応する電圧制御回路は、前記セルフリフレッシュ期間に前記高レベル電圧線を前記第１高電圧線に接続し、
    前記リフレッシュブロックを除くメモリブロックに対応する電圧制御回路は、前記セルフリフレッシュ期間に前記高レベル電圧線を前記第２高電圧線に接続することを特徴とするシステム。
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